【计算机类职业资格】系统分析师-计算机组成与体系结构2及答案解析.doc

1、系统分析师-计算机组成与体系结构 2 及答案解析(总分：28.00，做题时间：90 分钟)一、单项选择题(总题数：23，分数：28.00)1. (21) 不是复杂指令系统计算机(Complex Instruction Set Computer，CISC)的特征。（分数：1.00）A.丰富的寻址方式B.多种指令格式C.指令长度可变D.设置大量通用寄存器2.在计算机系统中，对构成内存的半导体存储器进行自检的方法有许多种，其中对 (20) 一般采用对其内容求累加和进行自检的方法。（分数：1.00）A.ROMB.DRAMC.SDRAMD.DDR SDRAM3.一般来讲，在并行处理系统中，将程序的模块划

2、分得越小， (16) 。（分数：1.00）A.程序模块间的数据相关性越大，线程创建和通信的开销越大B.程序模块间的数据相关性越小，线程创建和通信的开销越大C.程序模块间的数据相关性越小，线程创建和通信的开销越小D.程序模块间的数据相关性越大，线程创建和通信的开销越小4.关于 cache 存储器，下面的叙述中正确的是 (8) 。（分数：1.00）A.cache 存储器是内存中的一个特定区域B.cache 存储器的存取速度介于内存和磁盘之间C.cache 存储器中存放的内容是内存的备份D.cache 存储器存放正在处理的部分指令和数据紧耦合多机系统一般通过 (13) 实现多机间的通信。对称多处理器

3、结构(SMP)属于 (14) 系统。（分数：2.00）A.因特网B.共享内存C.进程通信D.共享寄存器A.松耦合B.紧耦合C.混合耦合D.最低耦合计算机的存储系统采用分级存储体系的理论依据是 (11) 。目前，计算机系统中常用的三级存储体系是 (12) 。（分数：2.00）A.存储容量、价格与存取速度间的协调性B.程序访问的局部性C.主存和 CPU 之间的速度匹配D.程序运行的定时性A.寄存器、内存、外存B.寄存器、cache、内存C.cache、主存、辅存D.L0、L1、L2 三级 cache5.以下关于在 I/O 设备与主机间交换数据的叙述中，错误的是 (26) 。（分数：1.00）A.中

4、断方式下，CPU 需要执行程序来实现数据传送B.中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作C.中断方式和 DMA 方式相比，快速 I/O 设备更适合采用中断方式传递数据D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求6.在流水线控制方式下， (15) 是全局性相关。（分数：1.00）A.转移指令相关B.写一读相关C.读一写相关D.写一写相关7.cache 存储器一般采用 (1) 存储器件构成。（分数：1.00）A.DRAMB.SRAMC.ROMD.NVRAM8.在流水线控制的计算机中，对于数据相关的处理，通常采用的方法是 (3) 。（分数：1.00）

5、A.暂停指令的执行，等待前面的指令输出运算结果B.设置相关专用通路，从相关专用通路直接读出操作数C.让已经进入流水线的指令继续执行D.出现数据相关时采用猜测法来加快执行9.在 cache 一主存两级存储体系中，关于 cache 的叙述，错误的是 (17) 。（分数：1.00）A.cache 设计的主要目标是在成本允许的情况下达到较高的命中率，使存储系统具有最短的平均访问时间B.cache 设计的一个重要原则是在争取获得较快的存取速度和花费较低的存储成本之间达到合理的折中C.除了 cache 容量和块的大小，地址相联方式和替换策略也会影响 cache 的命中率D.在速度要求较高的场合采用直接映像

6、，在速度要求较低的场合采用组相联或全相联某计算机系统的结构如图 1-4 所示，按照弗林(Michael JFlynn)提出的分类法，它属于 (18) ，其中，PUi(i=1，n)为处理单元，CU 为控制部件，MM j(j=1，n)为存储部件。该计算机 (19) 。（分数：2.00）A.单指令流单数据流计算机B.单指令流多数据流计算机C.多指令流单数据流计算机D.多指令流多数据流计算机A.通过时间重叠实现并行性B.通过资源重复实现并行性C.通过资源共享实现并行性D.通过精简指令系统实现并行性10.在 cache-主存层次结构中，主存单元到 cache 单元的地址转换由 (27) 完成。（分数：1

7、.00）A.硬件B.寻址方式C.软件和少量的辅助硬件D.微程序11.以下关于复杂指令集计算机弊端的叙述中，错误的是 (25) 。（分数：1.00）A.指令集过分庞杂B.每条复杂指令需要占用过多的 CPU 周期C.CPU 中的寄存器过多，利用率低D.强调数据控制，导致设计复杂，研制周期长在计算机系统中，若一个存储单元被访问，这个存储单元有可能很快会再被访问，该特性被称为 (22) ；这个存储单元及其邻近的存储单元有可能很快会再被访问，该特性被称为 (23) 。（分数：2.00）A.程序局部性B.空间局部性C.时间局部性D.数据局部性A.程序局部性B.空间局部性C.时间局部性D.数据局部性12.若

8、计算机采用 CRC 进行差错校验，生成多项式为 G(X)=X4+X+1，信息字为 10110，则 CRC 校验码是 (24) 。（分数：1.00）A.0000B.0100C.0010D.111113.为了解决 CPU 与主存速度不匹配的问题，通常采用的方法是 (9) 。（分数：1.00）A.采用速度更快的主存B.在 CPU 和主存之间插入少量的高速缓冲存储器C.在 CPU 周期中插入等待周期D.扩大主存的容量14.以下不具有容错功能的是 (6) 。（分数：1.00）A.RAID 0B.RAID 1C.RAID 3D.RAID 515.下面关于 RISC 计算机的描述中，正确的是 (7) 。（分

9、数：1.00）A.在 RISC 计算机中减少了通用寄存器的数量B.由于指令简单，一个机器周期可以执行多条指令C.RISC 计算机的指令更适合流水处理D.RISC 计算机程序只占用很小的内存16.某 4 级流水线如图 1-5 所示，若每 3t 向该流水线输入一个任务，连续输入 4 个，则该流水线的加速比为 (28) 。（分数：1.00）A.4B.1.75C.1.5D.117.大规模并行处理(MPP)计算机的特点是 (10) 。（分数：1.00）A.这种系统最适合 SIMD 计算模式B.这种系统可以实现多条流水线并行处理C.这种系统编程容易，但难于管理D.这种系统由大量通用微处理器构成在计算机的浮

10、点数表示中，主要影响数值表示范围的是 (4) ，影响计算精度的是 (5) 。（分数：2.00）A.尾数的位数B.阶码的位数C.规格化的方法D.尾数下溢的处理A.尾数的位数B.阶码的位数C.规格化的方法D.尾数下溢的处理18.虚拟存储系统中的页表有快表和慢表之分，下面关于页表的叙述中正确的是 (2) 。（分数：1.00）A.快表与慢表都存储在主存中，但快表比慢表容量小B.快表采用了优化的搜索算法，因此比慢表的查找速度快C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果D.快表采用快速存储器件组成，按照查找内容访问，因此比慢表查找速度快系统分析师-计算机组成与体系结构 2 答案解析(总分：2

11、8.00，做题时间：90 分钟)一、单项选择题(总题数：23，分数：28.00)1. (21) 不是复杂指令系统计算机(Complex Instruction Set Computer，CISC)的特征。（分数：1.00）A.丰富的寻址方式B.多种指令格式C.指令长度可变D.设置大量通用寄存器 解析：分析 RISC 和 CISC 是目前设计制造微处理器的两种典型技术，虽然它们都试图在体系结构、操作运行、软硬件、编译时间和运行时间等诸多因素中做出某种平衡，以求达到高效的目的，但采用的方法不同，主要区别如下：指令系统：RISC 设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特点

12、。对不常用的功能，常通过组合指令来完成。因此，在 RISC 机器上实现特殊功能时，效率可能较低。但可以利用流水技术和超标量技术加以改进和弥补；同时，大量使用通用寄存器来提高子程序执行的速度。而CISC 计算机的指令系统比较丰富，有专用指令来完成特定的功能。因此，处理特殊任务效率较高。存储器操作：RISC 对存储器操作有限制，控制简单；而 CISC 机器的存储器操作指令多，操作直接。程序：RISC 汇编语言程序一般需要较大的内存空间，实现特殊功能时程序复杂，不易设计；而 CISC 汇编语言程序编程相对简单，科学计算及复杂操作的程序设计相对容易，效率较高。中断：RISC 机器在一条指令执行的适当地

13、方可以响应中断；而 CISC 机器是在一条指令执行结束后响应中断。CPU：RISC 的 CPU 包含有较少的单元电路，因而面积小、功耗低；而 CISC CPU 包含有丰富的电路单元，因而功能强、面积大、功耗大。设计周期：RISC 微处理器结构简单，布局紧凑，设计周期短，且易于采用最新技术；CISC 微处理器结构复杂，设计周期长。用户使用：RISC 微处理器结构简单，指令规整，性能容易把握，易学易用；CISC 微处理器结构复杂，功能强大，实现特殊功能容易。应用范围：由于 RISC 指令系统的确定与特定的应用领域有关，故 RISC 机器更适合于专用机；而 CISC机器则更适合于通用机。2.在计算机

14、系统中，对构成内存的半导体存储器进行自检的方法有许多种，其中对 (20) 一般采用对其内容求累加和进行自检的方法。（分数：1.00）A.ROM B.DRAMC.SDRAMD.DDR SDRAM解析：分析 一般来讲，片内的 RAM 自检可以送入 0x00、0xaa、0x55、0xff 等数字，然后再读出来。这样，RAM 中保存的数据就会冲掉，因此，一般在初始化之前做自检。相对来说，ROM 自检比较方便，不存在数据保护等诸多考虑，只要在固定地址存放累加和，在程序开始执行时，完成整片 ROM 数据的求累加和，然后和事先存储的累加和比较。3.一般来讲，在并行处理系统中，将程序的模块划分得越小， (16

15、) 。（分数：1.00）A.程序模块间的数据相关性越大，线程创建和通信的开销越大 B.程序模块间的数据相关性越小，线程创建和通信的开销越大C.程序模块间的数据相关性越小，线程创建和通信的开销越小D.程序模块间的数据相关性越大，线程创建和通信的开销越小解析：分析 一般来说，将程序的模块划分得越小，模块间的数据相关性就越大，通信的开销也越大。线程是程序中一个单一的顺序控制流程。模块越小就需要越多的线程，如果有大量的线程，会由于相互切换而影响性能。更多的线程也需要更多的内存空间，即开销更大。4.关于 cache 存储器，下面的叙述中正确的是 (8) 。（分数：1.00）A.cache 存储器是内存中

16、的一个特定区域B.cache 存储器的存取速度介于内存和磁盘之间C.cache 存储器中存放的内容是内存的备份D.cache 存储器存放正在处理的部分指令和数据 解析：分析 使用 cache 改善系统性能的依据是程序的局部性原理。依据局部性原理，把主存储器中访问概率高的内容存放在 cache 中。当 CPU 需要读取数据时，首先在 cache 中查找是否有所需内容，如果有，则直接从 cache 中读取；若没有，再从主存中读取该数据，然后同时送往 CPU 和 cache。如果 CPU 需要访问的内容大多能在 cache 中找到(称为访问命中)，则可以大大提高系统性能。系统的平均存储周期与命中率有

17、很密切的关系，命中率的提高即使很小也能带来性能上的较大改善。在 CPU 发出访存请求后，存储器地址先被送到 cache 控制器以确定所需数据是否已在 cache 中，若命中则直接对 cache 进行访问。这个过程称为 cache 的地址映射。常见的映射方法有直接映射、相联映射和组相联映射。在 cache 存储器产生了一次访问未命中之后，相应的数据应同时读入 CPU 和 cache。但是在 cache 已存满数据后，新数据必须淘汰 cache 中的某些旧数据。最常用的淘汰算法有随机淘汰法、先进先出法(FIFO)和近期最少使用淘汰法(LRU)。因为需要保证缓存在 cache 中的数据与主存中的内容

18、一致，所以相对读操作而言，cache 的写操作比较复杂，常用的有以下几种方法：(1)写直达(write through)。当要写 cache 时，数据同时写回主存储器，有时也称为写通。(2)写回(write back)。CPU 修改 cache 的某一行后，相应的数据并不立即写入主存储器单元，而是在该行被从 cache 中淘汰时，才把数据写回到主存储器中。(3)标记法。对 cache 中的每一个数据设置一个有效位。当数据进入 cache 后，有效位置 1；而当 CPU 要对该数据进行修改时，只需将其写入主存储器并同时将该有效位清 0。当要从 cache 中读取数据时需要测试其有效位：若为 1

19、则直接从 cache 中取数，否则从主存中取数。紧耦合多机系统一般通过 (13) 实现多机间的通信。对称多处理器结构(SMP)属于 (14) 系统。（分数：2.00）A.因特网B.共享内存 C.进程通信D.共享寄存器解析：A.松耦合B.紧耦合 C.混合耦合D.最低耦合解析：分析 多机系统是指一个系统中有多个处理机，属于 MIMD 计算机系统。按多机之间连接的紧密程度，可分为紧耦合多机系统和松耦合多机系统两种。紧耦合多机系统又称为直接耦合系统，是指各处理机之间通过互连网络共享内存。紧耦合多机系统由 P 台处理机、m 个存储器模块、d 个 I/O 通道和 3 个互连网络构成。处理机存储器网络实现处

20、理机与各存储模块的连接。处理机中断信号网络实现多处理机之间的互连。处理机-I/O 互连网络实现处理机与外设的连接。每个处理机可自带局部存储器，也可自带 cache。存储器模块可采用流水工作方式。紧耦合多机系统多用于并行作业中的多任务，一般处理机是同构的。SMP 属于紧耦合多机系统。松耦合多机系统又称为间接耦合系统，是指各处理机间通过共享：I/O 子系统、通道或通信线路实现机间通信，不共享内存。松耦合多处理机由 P 台处理机、1 个通道、1 个仲裁开关和消息传送系统构成。每个处理机带有一个局部存储器和一组 I/O 设备。在仲裁开关的通道中有高速通信存储，用来缓冲传送的信息块。松耦合多处理机较适合

21、粗粒度的并行计算。MPP 属于松耦合多机系统。计算机的存储系统采用分级存储体系的理论依据是 (11) 。目前，计算机系统中常用的三级存储体系是 (12) 。（分数：2.00）A.存储容量、价格与存取速度间的协调性B.程序访问的局部性 C.主存和 CPU 之间的速度匹配D.程序运行的定时性解析：A.寄存器、内存、外存B.寄存器、cache、内存C.cache、主存、辅存 D.L0、L1、L2 三级 cache解析：分析 计算机的存储系统采用分级存储体系的理论依据是程序访问的局部性原理。CPU 访问存储器时，无论是取指令还是存取数据，所访问的存储单元都趋于聚集在一个较小的连续区域中。局部性分为两种

22、，分别是时间局部性和空间局部性。时间局部性是指如果一个信息项正在被访问，那么在近期很可能还会被再次访问。程序循环、堆栈等是产生时间局部性的原因。空间局部性是指在最近的将来将用到的信息很可能与现在正在使用的信息在空间地址上是临近的。计算机系统中常用的三级存储体系是指 cache、主存、辅存，这 3 个级别从左向右容量越来越大，价格越来越低，速度越来越慢。5.以下关于在 I/O 设备与主机间交换数据的叙述中，错误的是 (26) 。（分数：1.00）A.中断方式下，CPU 需要执行程序来实现数据传送B.中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作C.中断方式和 DMA 方式相比，

23、快速 I/O 设备更适合采用中断方式传递数据 D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求解析：分析 I/O 系统主要有 4 种方式与主机交换数据，分别是程序直接控制方式、中断控制方式、DMA方式和通道方式。(1)程序直接控制方式。CPU 直接利用 I/O 指令编程，实现数据的输入/输出。CPU 发出 I/O 命令，命令中包含了外设的地址信息和所要执行的操作，相应的 I/O 系统执行该命令并设置状态寄存器；CPU 不停地(定期地)查询 I/O 系统以确定该操作是否完成。由程序主动查询外设，完成主机与外设间的数据传送，方法简单，硬件开销小。(2)中断控制方式。CPU 利

24、用中断方式完成数据的输入/输出，当 I/O 系统与外设交换数据时，CPU 无须等待也不必去查询 I/O 的状态，I/O 系统完成数据传输后以中断信号通知 CPU。CPU 然后保存正在执行程序的现场，转入 I/O 中断服务程序完成与 I/O 系统的数据交换。之后返回原主程序继续执行。与程序直接控制方式相比，中断控制方式因为 CPU 无须等待而可提高效率。在系统中具有多个中断源的情况下，常用的处理方法有：多中断信号线法、中断软件查询法、雏菊链法、总线仲裁法和中断向量表法。(3)DMA 方式。使用 DMA 控制器(DMAC)来控制和管理数据传输。DMAC 和 CPU 共享系统总线，并且具有独立访问存

25、储器的能力。在进行 DMA 时，CPU 放弃对系统总线的控制而由 DMAC 控制总线；由 DMAC 提供存储器地址及必需的读写控制信号，实现外设与存储器之间的数据交换。DMAC 获取总线的 3 种方式是暂停方式、周期窃取方式和共享方式。(4)通道方式。通道是一种通过执行通道程序管理 I/O 操作的控制器，它使主机与 I/O 操作之间可达到更高的并行程度。在具有通道处理机的系统中，当用户进程请求启动外设时，由操作系统根据 I/O 要求构造通道程序和通道状态字，将通道程序保存在主存中，并将通道程序的首地址放到通道地址字中，然后执行“启动 I/O”指令。按照所采取的传送方式，可将通道分为字节多路通道

26、、选择通道和数组多路通道 3 种。程序直接控制方式和中断控制方式都只适用于简单的、外设很少的计算机系统，因为程序直接控制方式会耗费大量的 CPU 时间，而且无法检测发现设备或其他硬件产生的错误，设备与 CPU、设备与设备之间只能串行工作。中断控制方式虽然在某种程度上解决了上述问题，但由于中断次数多，CPU 仍需要花费较多的时间处理中断，而且能够并行操作的设备台数也会受到中断处理时间的限制，中断次数增多也会导致数据丢失。DMA 方式和通道方式较好地解决了上述问题。这两种方式采用了外设和内存直接交换数据的方式。只有在一段数据传送结束时，才发出中断信号要求 CPU 做善后处理，从而大大减少 CPU

27、的工作负担。DMA 方式与通道控制方式的区别是，DMA 方式要求 CPU 执行设备驱动程序来启动设备，给出存放数据的内存起始地址及操作方式和传送字节长度等；而通道控制方式则是在 CPU 发出 I/O 启动命令之后，由通道指令来完成这些工作。6.在流水线控制方式下， (15) 是全局性相关。（分数：1.00）A.转移指令相关 B.写一读相关C.读一写相关D.写一写相关解析：分析 在流水线技术中，相关是指相近指令出现某种关联不能同时执行，通常会导致流水线等待或被破坏。局部性相关处理由于流水机器同时解释多条指令，这些指令可能有对同一主存单元或同一寄存器的“先写后读”的要求，这时就出现了相关，这种相关

28、包括指令相关、访存操作数相关及通用寄存器组相关等，它只影响相关的两条或几条指令，而且至多影响流水线的某些段推后工作，并不会改动指令缓冲器中预取到的指令内容，影响是局部的，所以称为局部性相关。解决局部性相关有两种方法：一种是推后法，即推后对相关单元的读，直至写入完成；另一种是通路法，即设置相关专用通路，使得不必先把运算结果写入相关存储单元，再从这里读出后才能使用，而是经过相关专用通路直接使用运算结果，这样可以加快速度。全局性相关处理转移指令(尤其是条件转移指令)与它后面的指令之间存在关联，使之不能同时解释，执行转移指令时，可能会改动指令缓冲器中预取到的指令内容，从而造成流水线吞吐率和效率下降，比

29、局部性相关的影响要严重得多，所以称为全局性相关。解决全局性相关有 3 种方法：猜测转移分支、加快和提前形成条件码，以及加快短循环程序的处理。7.cache 存储器一般采用 (1) 存储器件构成。（分数：1.00）A.DRAMB.SRAM C.ROMD.NVRAM解析：分析 cache 存储器一般采用静态随机访问存储器(SRAM)技术，这种存储器的速度比动态 RAM 快，能够跟得上 CPU 的要求，弥合 CPU 和主存之间的速度差距。8.在流水线控制的计算机中，对于数据相关的处理，通常采用的方法是 (3) 。（分数：1.00）A.暂停指令的执行，等待前面的指令输出运算结果B.设置相关专用通路，从

30、相关专用通路直接读出操作数 C.让已经进入流水线的指令继续执行D.出现数据相关时采用猜测法来加快执行解析：分析 在流水线控制的计算机中，数据相关是指共享资源访问的冲突，也就是后一条指令需要使用的数据与前一条指令发生的冲突，这会使得流水线失败。例如：前一条指令是写，后一条指令是读，当前一条指令保存结果没有完成时，后一条指令的读操作就已经开始，这样后一条指令读到的就是未改写的数据。为了解决这个问题，当遇到资源冲突时，就只好暂停后读指令进入流水线，这样就降低了流水线的效率，显然，流水线步骤越多越容易引起资源冲突的发生。对于数据相关的处理，通常采用的方法是设置相关专用通路，从相关专用通路直接读出操作数

31、。也可以在编译系统上做文章，当发现相邻的语句存在资源共享冲突时，在两者之间插入其他语句，将两条指令进入流水线的时间拉开，以避免错误。9.在 cache 一主存两级存储体系中，关于 cache 的叙述，错误的是 (17) 。（分数：1.00）A.cache 设计的主要目标是在成本允许的情况下达到较高的命中率，使存储系统具有最短的平均访问时间B.cache 设计的一个重要原则是在争取获得较快的存取速度和花费较低的存储成本之间达到合理的折中C.除了 cache 容量和块的大小，地址相联方式和替换策略也会影响 cache 的命中率D.在速度要求较高的场合采用直接映像，在速度要求较低的场合采用组相联或全

32、相联 解析：分析 使用 cache 改善系统性能的依据是程序的局部性原理。依据局部性原理，把主存储器中访问概率高的内容存放在 cache 中。当 CPU 需要读取数据时，首先在 cache 中查找是否有所需内容，如果有，则直接从 cache 中读取；若没有，再从主存中读取该数据，然后同时送往 CPU 和 cache。如果 CPU 需要访问的内容大多能在 cache 中找到(称为访问命中)，则可以大大提高系统性能。系统的平均存储周期与命中率有很密切的关系，命中率的提高即使很小也能带来性能上的较大改善。在 CPU 发出访存请求后，存储器地址先被送到 cache 控制器以确定所需数据是否已在 cac

33、he 中，若命中则直接对 cache 进行访问。这个过程称为 cache 的地址映射。常见的映射方法有直接映射、相联映射和组相联映射。在 cache 存储器产生了一次访问未命中之后，相应的数据应同时读入 CPU 和 cache。但是在 cache 已存满数据后，新数据必须淘汰 cache 中的某些旧数据。最常用的淘汰算法有随机淘汰法、先进先出法(FIFO)和近期最少使用淘汰法(LRU)。因为需要保证缓存在 cache 中的数据与主存中的内容一致，所以相对读操作而言，cache 的写操作比较复杂，常用的有以下几种方法：(1)写直达(write through)。当要写 cache 时，数据同时写

34、回主存储器，有时也称为写通。(2)写回(write back)。CPU 修改 cache 的某一行后，相应的数据并不立即写入主存储器单元，而是在该行被从 cache 中淘汰时，才把数据写回到主存储器中。(3)标记法。对 cache 中的每一个数据设置一个有效位。当数据进入 cache 后，有效位置 1；而当 CPU 要对该数据进行修改时，只需将其写入主存储器并同时将该有效位清 0。当要从 cache 中读取数据时需要测试其有效位：若为 1 则直接从 cache 中取数，否则从主存中取数。某计算机系统的结构如图 1-4 所示，按照弗林(Michael JFlynn)提出的分类法，它属于 (18)

35、 ，其中，PUi(i=1，n)为处理单元，CU 为控制部件，MM j(j=1，n)为存储部件。该计算机 (19) 。（分数：2.00）A.单指令流单数据流计算机B.单指令流多数据流计算机 C.多指令流单数据流计算机D.多指令流多数据流计算机解析：A.通过时间重叠实现并行性B.通过资源重复实现并行性 C.通过资源共享实现并行性D.通过精简指令系统实现并行性解析：分析 计算机系统中开发并行性的方法有资源重复、时间重叠和资源共享 3 种基本途径。本题中的计算机只有一个控制单元，所以是单指令流；有多个处理单元和存储部件，所以是多数据流，因此，属于 SIMD 计算机。显然，该计算机将大量重复设置的处理单

36、元按一定方式互连成阵列，在单一控制部件控制下对各自所分配的不同数据并行执行同一指令规定的操作，是操作并行的 SIMD 计算机。因此，采用了资源重复的措施开发并行性。10.在 cache-主存层次结构中，主存单元到 cache 单元的地址转换由 (27) 完成。（分数：1.00）A.硬件 B.寻址方式C.软件和少量的辅助硬件D.微程序解析：分析 在由 cache-主存构成的层次式存储系统中，为了提高地址转换速度，主存单元到 cache 单元的地址转换采用硬件完成。11.以下关于复杂指令集计算机弊端的叙述中，错误的是 (25) 。（分数：1.00）A.指令集过分庞杂B.每条复杂指令需要占用过多的

37、CPU 周期C.CPU 中的寄存器过多，利用率低 D.强调数据控制，导致设计复杂，研制周期长解析：分析 RISC 和 CISC 是目前设计制造微处理器的两种典型技术，虽然它们都试图在体系结构、操作运行、软硬件、编译时间和运行时间等诸多因素中做出某种平衡，以求达到高效的目的，但采用的方法不同，主要区别如下：指令系统：RISC 设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特点。对不常用的功能，常通过组合指令来完成。因此，在 RISC 机器上实现特殊功能时，效率可能较低。但可以利用流水技术和超标量技术加以改进和弥补；同时，大量使用通用寄存器来提高子程序执行的速度。而CISC 计

38、算机的指令系统比较丰富，有专用指令来完成特定的功能。因此，处理特殊任务效率较高。存储器操作：RISC 对存储器操作有限制，控制简单；而 CISC 机器的存储器操作指令多，操作直接。程序：RISC 汇编语言程序一般需要较大的内存空间，实现特殊功能时程序复杂，不易设计；而 CISC 汇编语言程序编程相对简单，科学计算及复杂操作的程序设计相对容易，效率较高。中断：RISC 机器在一条指令执行的适当地方可以响应中断；而 CISC 机器是在一条指令执行结束后响应中断。CPU：RISC 的 CPU 包含有较少的单元电路，因而面积小、功耗低；而 CISC CPU 包含有丰富的电路单元，因而功能强、面积大、功

39、耗大。设计周期：RISC 微处理器结构简单，布局紧凑，设计周期短，且易于采用最新技术；CISC 微处理器结构复杂，设计周期长。用户使用：RISC 微处理器结构简单，指令规整，性能容易把握，易学易用；CISC 微处理器结构复杂，功能强大，实现特殊功能容易。应用范围：由于 RISC 指令系统的确定与特定的应用领域有关，故 RISC 机器更适合于专用机；而 CISC机器则更适合于通用机。在计算机系统中，若一个存储单元被访问，这个存储单元有可能很快会再被访问，该特性被称为 (22) ；这个存储单元及其邻近的存储单元有可能很快会再被访问，该特性被称为 (23) 。（分数：2.00）A.程序局部性B.空间

40、局部性C.时间局部性 D.数据局部性解析：A.程序局部性B.空间局部性 C.时间局部性D.数据局部性解析：分析 计算机的存储系统采用分级存储体系的理论依据是程序访问的局部性原理。CPU 访问存储器时，无论是取指令还是存取数据，所访问的存储单元都趋于聚集在一个较小的连续区域中。局部性分为两种，分别是时间局部性和空间局部性。时间局部性是指如果一个信息项正在被访问，那么在近期很可能还会被再次访问。程序循环、堆栈等是产生时间局部性的原因。空间局部性是指在最近的将来将用到的信息很可能与现在正在使用的信息在空间地址上是临近的。计算机系统中常用的三级存储体系是指 cache、主存、辅存，这 3 个级别从左向

41、右容量越来越大，价格越来越低，速度越来越慢。12.若计算机采用 CRC 进行差错校验，生成多项式为 G(X)=X4+X+1，信息字为 10110，则 CRC 校验码是 (24) 。（分数：1.00）A.0000B.0100C.0010D.1111 解析：分析 CRC(Cyclic Redundancy Check，循环冗余校验)是常用的一种差错校验方法，其特征是信息字段和校验字段的长度可以任意选定。在 CRC 中，进行多项式除法(模 2 除法)运算后的余数为校验字段。在本题中，信息字为 10110，对应的多项式 M(X)=X4+X2+X；生成多项式为 G(X)=X4+X+1，对应的代码为100

42、11。校验码的计算过程如下：先将信息码左移 4 位(生成码长-1)，得到 101100000，然后反复进行异或运算(即除数和被除数最高位对齐，按位异或)，如下所示：10110*10011=00101，00101 左移两位得到 10100 再与 10011 异或；10100*10011=00111，00111 左移两位得到 11100 再与 10011 异或；11100*10011=01111，其结果为 CRC 校验码，即余数 1111。13.为了解决 CPU 与主存速度不匹配的问题，通常采用的方法是 (9) 。（分数：1.00）A.采用速度更快的主存B.在 CPU 和主存之间插入少量的高速缓冲

43、存储器 C.在 CPU 周期中插入等待周期D.扩大主存的容量解析：分析 使用 cache 改善系统性能的依据是程序的局部性原理。依据局部性原理，把主存储器中访问概率高的内容存放在 cache 中。当 CPU 需要读取数据时，首先在 cache 中查找是否有所需内容，如果有，则直接从 cache 中读取；若没有，再从主存中读取该数据，然后同时送往 CPU 和 cache。如果 CPU 需要访问的内容大多能在 cache 中找到(称为访问命中)，则可以大大提高系统性能。系统的平均存储周期与命中率有很密切的关系，命中率的提高即使很小也能带来性能上的较大改善。在 CPU 发出访存请求后，存储器地址先被

44、送到 cache 控制器以确定所需数据是否已在 cache 中，若命中则直接对 cache 进行访问。这个过程称为 cache 的地址映射。常见的映射方法有直接映射、相联映射和组相联映射。在 cache 存储器产生了一次访问未命中之后，相应的数据应同时读入 CPU 和 cache。但是在 cache 已存满数据后，新数据必须淘汰 cache 中的某些旧数据。最常用的淘汰算法有随机淘汰法、先进先出法(FIFO)和近期最少使用淘汰法(LRU)。因为需要保证缓存在 cache 中的数据与主存中的内容一致，所以相对读操作而言，cache 的写操作比较复杂，常用的有以下几种方法：(1)写直达(write

45、 through)。当要写 cache 时，数据同时写回主存储器，有时也称为写通。(2)写回(write back)。CPU 修改 cache 的某一行后，相应的数据并不立即写入主存储器单元，而是在该行被从 cache 中淘汰时，才把数据写回到主存储器中。(3)标记法。对 cache 中的每一个数据设置一个有效位。当数据进入 cache 后，有效位置 1；而当 CPU 要对该数据进行修改时，只需将其写入主存储器并同时将该有效位清 0。当要从 cache 中读取数据时需要测试其有效位：若为 1 则直接从 cache 中取数，否则从主存中取数。14.以下不具有容错功能的是 (6) 。（分数：1.0

46、0）A.RAID 0 B.RAID 1C.RAID 3D.RAID 5解析：分析 廉价磁盘冗余阵列(Redundant Array of Inexpensive Disks，RAID)技术旨在缩小日益扩大的 CPU 速度和磁盘存储器速度之间的差距。其策略是用多个较小的磁盘驱动器替换单一的大容量磁盘驱动器，同时合理地在多个磁盘上分布存放数据以支持同时从多个磁盘进行读/写，从而改善系统的 I/O 性能。小容量驱动器阵列与大容量驱动器相比，具有成本低、功耗小、性能好等优势；低代价的编码容错方案在保持阵列的速度与容量优势的同时可保证极高的可靠性。同时也较容易扩展容量。但是由于允许多个磁头同时进行操作以

47、提高 I/O 数据传输速度，因此会不可避免地提高出错的概率。为了补偿可靠性方面的损失，RAID 使用存储的校验信息来从错误中恢复数据。最初，inexpensive 一词主要针对当时的另一种技术(single large expensive disk，SLED)而言，但随着技术的发展，SLED 已是明日黄花，RAID 和 non-RAID 皆采用了类似的磁盘技术。因此，RAID 现在代表独立磁盘冗余阵列(Redundant Afray of Independent Disks)，用 independent 来强调 RAID 技术所带来的性能改善和更高的可靠性。RAID 机制中共分 8 个级别，R

48、AID 应用的主要技术有分块技术、交叉技术和重聚技术。(1)RAJDO 级(无冗余和无校验的数据分块)：具有最高的 I/O 性能和最高的磁盘空间利用率，易管理，但系统的故障率高，属于非冗余系统，主要应用于那些关注性能、容量和价格而不是可靠性的应用程序。(2)RAID1 级(磁盘镜像阵列)：由磁盘对组成，每一个工作盘都有其对应的镜像盘，上面保存着与工作盘完全相同的数据拷贝，具有最高的安全性，但磁盘空间利用率只有 50%。RAID1 主要用于存放系统软件、数据及其他重要文件。它提供了数据的实时备份，一旦发生故障所有的关键数据即刻可用。(3)RAID2 级(采用纠错海明码的磁盘阵列)：采用了海明码纠

49、错技术，用户需增加校验盘来提供单纠错和双验错功能。对数据的访问涉及阵列中的每一个盘。大量数据传输时 I/O 性能较高，但不利于小批量数据传输。实际应用中很少使用。(4)RAID3 和 RAID4 级(采用奇偶校验码的磁盘阵列)：把奇偶校验码存放在一个独立的校验盘上。如果有一个盘失效，其上的数据可以通过对其他盘上的数据进行异或运算得到。读数据很快，但因为写入数据时要计算校验位，速度较慢。(5)RAID5(无独立校验盘的奇偶校验码磁盘阵列)：与 RAID4 类似，但没有独立的校验盘，校验信息分布在组内所有盘上，对于大批量和小批量数据的读/写性能都很好。RAID4 和 RAID5 使用了独立存取技术，阵列中每一个磁盘都相互独立地操作，所以 I/O 请求可以并行处理。所以，该技术非常适合于 I/O 请求率高的应用，而不太适应于要求高数据传输率的应用。与其他方案类似，RAID4、RAID5 也应用了数据分块技术，但块的尺寸相对大一些。(6)RAID6(具有独立的数据磁盘与两个独立的分布式校验方案)：RAID6 级的阵列中设置了一个专用的、可快速访问的异步校验盘。该盘具有独立的数据访问通路，其性能改进有限，但价格