【考研类试卷】复旦大学《电子线路与集成电路设计》真题2009年及答案解析.doc

1、复旦大学电子线路与集成电路设计真题 2009 年及答案解析(总分：50.00，做题时间：90 分钟)一、B/B(总题数：1，分数：6.00)1.如图 1 所示的逻辑电路，写出 Y 的最简与或式、最简或与式、最简与非-与非式、最简或非-或非式、最简与或非式。 （分数：6.00）_二、B/B(总题数：1，分数：18.00)2.请设计一个 2 位二进制全加器，分别满足以下要求：(1)用与非门 NAND 实现，要求不能有反变量输入；(2)要求设计的全加器具有最小延时；(3)要求设计的全加器具有最少的门电路。（分数：18.00）_三、B/B(总题数：1，分数：16.00)3.用一个 1 位二进制全加器、

2、若干 D 触发器及其他门电路设计以下电路：(1)设计一个串行 4 位二进制加法器，它有 3 个输入端：X 1、X 2和 X3，其中 X1、X 2为加数和被加数，数据从低位开始输入。X 3为字同步信号，当输入到第 4 个数码时，字同步信号 X3=1，表示一个字(4 位)相加结束，电路回到初始状态；(2)若存在并行输入的 4 位数 A3A2A1A0(A3为高位)，请将它们转为上述串行加法器的输入数据 X1，同时产生字同步信号 X3；(3)上述串行加法器的和输出为串行输出，请将它转化为并行输出 S3S2S1S0(其中 S3为高位)。要求有解题步骤，画出电路图。（分数：16.00）_四、B/B(总题数

3、1，分数：10.00)4.(1)将 T 触发器转换为 JK 触发器：(2)用如图 1 所示的 D 触发器、JK 触发器、SR 触发器和 T 触发器设计一个 4 位异步加法计数器，其中 D 触发器的输出为最低位，T 触发器的输出为最高位。 （分数：10.00）_复旦大学电子线路与集成电路设计真题 2009 年答案解析(总分：50.00，做题时间：90 分钟)一、B/B(总题数：1，分数：6.00)1.如图 1 所示的逻辑电路，写出 Y 的最简与或式、最简或与式、最简与非-与非式、最简或非-或非式、最简与或非式。 （分数：6.00）_正确答案：(解：画出卡诺图如图 2 所示。 * 由电路图可知*

4、所以， 与或式为：* 或与式为：* 与非-与非式为：* 或非-或非式为：* 与或非式为：*)解析：二、B/B(总题数：1，分数：18.00)2.请设计一个 2 位二进制全加器，分别满足以下要求：(1)用与非门 NAND 实现，要求不能有反变量输入；(2)要求设计的全加器具有最小延时；(3)要求设计的全加器具有最少的门电路。（分数：18.00）_正确答案：(解：全加器的真值表如表所示。 Ci-1ABSCi0 00000 01100 10100 11011 00101 01011 10011 1111卡诺图如图所示。 * (1)进位输入为：* 进位输出为：* 或者令*，所以：* (2)设计的全加

5、器具有最小延时为： S=Ci-1?A?B，C i=BCi-1+AB+ACi-1 (3)设计的全加器具有最少的门电路为： S=Ci-1?A?B，C i=(A?B)Ci-1+AB(5 个门) *)解析：三、B/B(总题数：1，分数：16.00)3.用一个 1 位二进制全加器、若干 D 触发器及其他门电路设计以下电路：(1)设计一个串行 4 位二进制加法器，它有 3 个输入端：X 1、X 2和 X3，其中 X1、X 2为加数和被加数，数据从低位开始输入。X 3为字同步信号，当输入到第 4 个数码时，字同步信号 X3=1，表示一个字(4 位)相加结束，电路回到初始状态；(2)若存在并行输入的 4 位数

6、 A3A2A1A0(A3为高位)，请将它们转为上述串行加法器的输入数据 X1，同时产生字同步信号 X3；(3)上述串行加法器的和输出为串行输出，请将它转化为并行输出 S3S2S1S0(其中 S3为高位)。要求有解题步骤，画出电路图。（分数：16.00）_正确答案：(解：X 3=0 时，进行串行加法计算；X 3=1 时，全部归 0。前一位的进位是后一位的进位。串行 4 位二进制加法器设计电路如图 1 所示。*转换输入数据的电路如图 2 所示。*并行输出电路如图 3 所示。*)解析：四、B/B(总题数：1，分数：10.00)4.(1)将 T 触发器转换为 JK 触发器：(2)用如图 1 所示的 D

7、 触发器、JK 触发器、SR 触发器和 T 触发器设计一个 4 位异步加法计数器，其中 D 触发器的输出为最低位，T 触发器的输出为最高位。 （分数：10.00）_正确答案：(1)如表所示，因为* QnQn+1 TJK0 0 00d0 1 11d1 0 1d11 1 0d0所以将 T 触发器转换为 JK 触发器：* (2)只要把 4 个 D 触发器异步串联起来，让前一个的负相端驱动下一个触发器就能得到异步加法计数器。 对于 sR 触发器，*，当驱动时钟为 1 时，令 S=0，R=1，那么 SR 触发器就相当于 D 触发器；JK 触发器与SR 触发器相同，有*，当驱动时钟为 1 时令 J=0，K=1，JK 触发器就相当于 D 触发器；T 触发器有*，当驱动时钟为 1 时令 T=0，就相当于 D 触发器。所以可画出电路图如图 2 所示。 *)解析：