本标准旨在作为Verilog硬件描述语言（HDL）的完整归法规范。本文档包括：-Verilog HDL所有结构的形式化语法和语义；-模拟系统的任务和函数，例如本文输出显示命令；-编译指令，例如文本替代宏和模拟的时间刻度；-编程语言接口（PLI）的连接机制；-存取例行程序、任务例行程序/函数例行程序以及Verilog的过程化接口例行程序的形式化语法和语义；-应用实例；-PLI头文件列表。
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