1、Dezember 2014DEUTSCHE NORM DIN-Normenausschuss Luft- und Raumfahrt (NL)Preisgruppe 23DIN Deutsches Institut fr Normung e. V. Jede Art der Vervielfltigung, auch auszugsweise, nur mit Genehmigung des DIN Deutsches Institut fr Normung e. V., Berlin, gestattet.ICS 49.140!%=Z“2265558www.din.deDDIN EN 166
2、02-60-02Raumfahrtproduktsicherung Entwicklung von ASIG und FPGA;Englische Fassung EN 16602-60-02:2014Space product assurance ASIC and FPGA development;English version EN 16602-60-02:2014Assurance produit des projets spatiaux Dveloppement des ASIC et FPGA;Version anglaise EN 16602-60-02:2014Alleinver
3、kauf der Normen durch Beuth Verlag GmbH, 10772 Berlin www.beuth.deGesamtumfang 67 SeitenDIN EN 16602-60-02:2014-12 2 Nationales Vorwort Dieses Dokument (EN 16602-60-02:2014) wurde vom Technischen Komitee CEN/CLC/TC 5 Raumfahrt“ erarbeitet, dessen Sekretariat vom DIN (Deutschland) gehalten wird. Das
4、zustndige deutsche Normungsgremium ist der Arbeitsausschuss NA 131-10-01 AA Interoperabilitt von Informations-, Kommunikations- und Navigationssystemen“ im DIN-Normenausschuss Luft- und Raumfahrt (NL). Dieses Dokument (EN 16602-60-02:2014) basiert auf ECSS-Q-ST-60-02C. Dieses Dokument enthlt unter B
5、ercksichtigung des DIN-Prsidialbeschlusses 1/2004 nur die englische Originalfassung von EN 16602-60-02:2014. Dieses Dokument wurde speziell zur Behandlung von Raumfahrtsystemen erarbeitet und hat daher Vorrang vor jeglicher Europischer Norm, da es denselben Anwendungsbereich hat, jedoch ber einen gr
6、eren Geltungsbereich (z. B. Luft- und Raumfahrt) verfgt. DIN EN 16602-60-02:2014-12 3 Nationaler Anhang NA (informativ) Begriffe und Abkrzungen 3 Begriffe und Abkrzungen 3.1 Begriffe aus anderen Normen Fr die Anwendung dieser Norm gelten die Begriffe nach ECSS-ST-00-01. 3.2 Fr diese Norm spezifische
7、 Begriffe 3.2.1 anwendungsspezifischer integrierter Schaltkreis (en: Application Specific Integrated Circuit, ASIC) vollstndig oder teilweise nach Kundenwnschen gestalteter monolithischer integrierter Schaltkreis, der ber digitale, analoge oder gemischte Funktionen fr einen bestimmten Anwender verfg
8、en kann 3.2.2 ASIC-Technologie Gesamtheit aller fr den Entwurf und die Herstellung und Prfung von ASIC-Bauteilen erforderlichen Elemente ANMERKUNG Entwurfswerkzeuge und deren Beschreibung, Zellenbibliotheken, Verfahrensweisen, Entwurfsregeln, Verfahrenslinie und Prfausrstung. 3.2.3 anwendungsspezifi
9、sche Standardprodukte (en: application specific standard products, ASSP) ASIC, die darauf ausgelegt sind, Standardprodukte zu bilden, die fr eine grere Bandbreite an Anwendungen zur Verfgung gestellt werden ANMERKUNG ASSP werden meistens mit einem VHDL-Modell versehen und mit einer Dokumentation aus
10、geliefert. 3.2.4 Blockschaltbild abstrakte grafische Darstellung von miteinander verbundenen und mit Namen versehenen Rechtecken (Blcken), die eine architektonische oder funktionsbezogene Zeichnung darstellen 3.2.5 Zelle spezielle Schaltkreisfunktion einschlielich digitaler oder analoger Basisblcke
11、3.2.6 Zellenbibliothek Zusammenstellung von miteinander kompatiblen Zellen, die einer Reihe von allgemeinen Einschrnkungen und genormten Schnittstellen entspricht, die fr eine festgelegte Technologie ausgelegt und beschrieben sind 3.2.7 Datenblatt detaillierte Beschreibung eines Bauteils in Bezug au
12、f seine Funktionen, Betrieb und Parameter ANMERKUNG Ein Datenblatt kann z. B. Blockschaltbilder, Wahrheitstabellen, Anschlussstift- und Signalbeschrei-bungen, umweltbezogene, elektrische und leistungsbezogene Parameter, zulssige Abweichungen, Terminierungs-informationen und Verpackungsbeschreibungen
13、 enthalten. DIN EN 16602-60-02:2014-12 4 3.2.8 Entwurfsfluss Auswahl und Abfolge der bei der Implementierung des Entwurfs anzuwendenden technischen Entwicklungs-verfahren und -werkzeuge 3.2.9 Struktur fr prffreundliches Entwickeln (en: design for test DFT structure) Technik, die angewendet wird, um
14、die Prfung eines komplexen integrierten Schaltkreises (IC) zu ermglichen ANMERKUNG Dies kann jeden Wirkungsmechanismus einschlieen, der darauf abzielt, zu besserer Beobachtbarkeit oder Beherrschbarkeit von internen Knoten des Chips zu gelangen, die fr primre Ein- und Ausgaben unzugnglich sind. 3.2.1
15、0 Entwurfswiederholungsschritt Entwurfsnderungen, die innerhalb einer oder mehreren Phasen oder zwischen zwei aufeinander folgenden Phasen auftreten, wie im ASIC- und FPGA-Entwicklungsplan festgelegt, bevor der Entwurf fr die Implementierung des Prototyps freigegeben wird 3.2.11 Bauartspezifikation
16、Beschaffungsspezifikation unter Einhaltung des ESCC-Formats, die z. B. Bemessungsgrenzwerte, Parameter-einschrnkungen, den mechanischen Grundriss, die Anschlussstiftbeschreibung und Klassierungsanforde-rungen festlegt 3.2.12 Entwicklungsschritt wesentlicher Schritt des Entwicklungsflusses fr die ASI
17、C- und FPGA-Entwicklung ANMERKUNG Festlegungsphase, architektonischer Entwurf, detaillierter Entwurf, Anordnung, Implementierung des oder der Prototypen und Entwurfsvalidierung. 3.2.13 Fehlzustandserkennungsgrad erkennbarer Fehleranteil als Prozentsatz angegebenes Ma des Anteils der Fehlzustnde eine
18、s digitalen Schaltkreises an dessen mglichen Fehlerzustnden, die im Falle eines gegebenen Satzes von Prfmustern und in Bezug auf ein bestimmtes Fehlerzustandsmodell tatschlich erkannt werden knnen 3.2.14 feldprogrammierbares Gatterfeld (en: field programmable gate array, FPGA) Standard-Halbleiterger
19、t, das im Falle seiner Programmierung durch den Anwender mit Hilfe der FPGA-spezifischen Hard- und Softwaretools zu einem kundenspezifischen Gert wird 3.2.15 Bauplan abstrahierte, mastbliche Zeichnung der Schaltungsanordnung des Chips, die die Form, Gre und Position der wesentlichen Funktionsblcke u
20、nd die Kontaktflchen einschlielich der Stromleitungen und Grundlinien, Zeittaktverteiler und Verbindungskanle zeigt 3.2.16 HDL-Modell Textmodell, das auf einer Hardwarebeschreibungssprache (jedoch nicht einem Teil der eigentlichen Software) basiert und sich zur Beschreibung von Verhalten oder Strukt
21、ur, zur Simulation und durch die Auswahl eines geeigneten Abstraktionsgrades zur automatischen Netzlistenerstellung eignet DIN EN 16602-60-02:2014-12 5 3.2.17 schutz-/urheberrechtlich geschtzter Kern (en: intellectual property IP core) Entwurfselement, das eine eigenstndige eigentumsrechtlich gescht
22、zte Funktion oder Funktionsgruppe implementiert ANMERKUNG 1 Ein schutz-/urheberrechtlich geschtzter Kern kann von einem Kunden gegen Zahlung eines angegebenen Preises und unter einer vom Eigentmer festgelegten Lizenzvereinbarung, in der die vom Kunden erworbenen Rechte festgelegt sind, erworben werd
23、en. ANMERKUNG 2 Ein schutz-/urheberrechtlich geschtzter Kern kann als HDL-Datei (z. B. synthesefhiger VHDL-Code oder Gatternetzliste) und mit der unerlsslichen Komplementrdokumentation geliefert werden, die es dem Kunden ermglicht, diesen Kern erfolgreich in einem System zu implementieren und zu nut
24、zen (z. B. Benutzerhandbuch und Verifizierungsdateien). 3.2.18 Makrozelle Modul, das komplexe Funktionen in einer Zellenbibliothek des Herstellers enthlt, die aus festverdrahteten primitiven Zellen aufgebaut ist 3.2.19 Netzliste formatierte Liste von Zellen (Grundschaltungen) und ihren Verbindungen
25、3.2.20 Gerteprototyp gefertigter ASIC oder programmiertes FPGA, der bzw. das zur Validierung des neuen Entwurfs in Bezug auf dessen Funktionalitt, Leistungsfhigkeit, Betriebsgrenzwerte und Kompatibilitt mit dem betreffenden System verwendet wird 3.2.21 Neukonstruktion Entwurfsnderungen, die mehr als
26、 zwei aufeinander folgende Phasen der ASIC- und FPGA-Entwicklung betreffen, oder Entwurfsnderungen, die nach der Implementierung eines Prototyps implementiert wurden 3.2.22 Reize Eingangsdatensatz fr Simulations- oder Prfzwecke, um eine bestimmte Funktionalitt oder Leistung eines Gerts nachzuweisen
27、3.2.23 Prfmuster zum Nachweis des vorschriftsmigen Verhaltenes eines Gerts verwendete Simulationsreize und die dafr erwarteten Reaktionen (unter Bercksichtigung der fr die Einhaltung der Prfeinrichtungsanforderungen geltenden speziellen Einschrnkungen) 3.3 Abkrzungen Fr die Anwendung dieser Norm gel
28、ten die Abkrzungen nach ECSS-S-ST-00-01 und die folgenden Abkrzungen: Abkrzung Bedeutung ACP ASIC- und FPGA-Steuerungsplan (en: ASIC and FPGA control plan) ADP ASIC- und FPGA-Entwicklungsplan (en: ASIC and FPGA development plan) ARS ASIC- und FPGA-Anforderungsspezifikation (en: ASIC and FPGA require
29、ments specification) DIN EN 16602-60-02:2014-12 6 Abkrzung Bedeutung ASCII American Standard Code for Information Interchange ASIC anwendungsspezifischer integrierter Schaltkreis (en: Application Specific Integrated Circuit) ASSP anwendungsspezifisches Standardprodukt (en: application specific stand
30、ard product) DD Entwurfsdokumentation (en: design documentation) DDR ausfhrliches Design-Review (en: detailed design review) DFT prffreundliches Entwickeln (en: design for test) DRC Prfung der Designregeln (en: design rule check) DVP Entwurfsvalidierungsplan (en: design validation plan) EDA elektron
31、ische Entwurfsautomatisierung (en: electronic design automation) EDIF elektronisches Entwurfsaustauschformat (en: electronic design interchange format) ERC Prfung der elektrischen Regeln (en: electrical rule check) ESCC European Space Component Coordination FM Flugmodulbauteil (en: flight module par
32、t) FPGA feldprogrammierbares Gatterfeld (en: field-programmable gate array) FRA Umsetzbarkeits- und Risikoanalysebericht (en: feasibility and risk analysis report) GDS Grafikdesignsystem (en: graphic design system) (Industriestandard-Grafikeingabewerkzeug) HDL Hardwarebeschreibungssprache (en: hardw
33、are description language) ANMERKUNG Dieser Begriff wird im Allgemeinen fr die verschiedenen Hardwarebeschreibungs-sprachen verwendet, die fr die Kodierung whrend der Entwurfsphase angewendet werden; z. B. VHDL und verilog. IDMP Eingangsdaten fr Masken- oder Programmierungsdateierzeugung (en: input d
34、ata for mask or programming file generation) IEEE Institute of Electrical and Electronics Engineers IP Schutz-/Urheberrecht (en: intellectual property) MoM Sitzungsprotokoll (en: minutes of meeting) P NOTE Examples are simulation pattern, schematics, VHDL source codes, synthesis scripts. c. Each dev
35、elopment step using design inputs shall reflect the revision numbers of the inputs in a log file to prove consistency; d. Each development step shall be verified by a mechanism, as impartial as possible, to guarantee successful completion of the development step. NOTE The development step is complet
36、ed when the steps itself as well as its verification were performed and any error or serious warning being flagged by the tools was approved in the corresponding review meeting. DIN EN 16602-60-02:2014-12 EN 16602-60-02:2014 (E) 17 Figure 5-1: Development flow (example) DIN EN 16602-60-02:2014-12 EN
37、 16602-60-02:2014 (E) 18 Figure 5-1 (contd) Figure 5-1: Development flow (example) continued DIN EN 16602-60-02:2014-12 EN 16602-60-02:2014 (E) 19 5.3 Definition phase 5.3.1 Introduction The aim of this development step is to establish an ASIC and FPGA requirements specification, a feasibility and r
38、isk analysis report and an ASIC and FPGA development plan. 5.3.2 General requirements a. The supplier shall ensure that all relevant system configurations and characteristics and all issues imposing requirements on the device are used. NOTE This allows settling out without any ambiguity the definiti
39、on status of the collected requirements and verifying that all necessary resources for the design activities are available. b. The supplier shall specify the complete set of traceable ASIC and FPGA requirements in the ASIC and FPGA requirements specification (ARS) in conformance with the DRD in Anne
40、x C. 5.3.3 Feasibility and risk assessment 5.3.3.1 Feasibility study a. The feasibility of the intended ASIC and FPGA development shall be assessed against the established ASIC and FPGA requirements specification and the available resources. b. As a minimum, the following tasks shall be performed an
41、d documented: 1. Estimate design complexity; 2. Estimate power consumption; 3. Assess feasibility of speed requirements by a preliminary timing analysis; 4. Select a radiation hardening approach that ensures compliance with radiation tolerance requirements. Determine a rough estimate of impact on ch
42、ip area and circuit speed; 5. Select a production test approach and its feasibility against all requirements; 6. Identify and evaluate the suitability and qualification status of the ASIC technologies or FPGA available to implement the device, fulfilling all functional and non-functional requirement
43、s including the specified derating factors. Make a baseline selection; DIN EN 16602-60-02:2014-12 EN 16602-60-02:2014 (E) 20 7. Identify packages, fulfilling all requirements. Make a baseline selection; 8. Ensure that the baseline technology and package or FPGA have a remaining lifetime, so that fli
44、ght and compatible prototype parts can be manufactured and are available during the expected procurement phase(s); 9. Ensure that technical support for the device can be guaranteed during the expected lifetime; 10. Determine availability and status of the required design and test tools (H/W 11. Dete
45、rmine availability of the necessary human resources; 12. Determine availability, licensing, support, legal and economical aspects of using IP cores from third parties; 13. Ensure that no patents are infringed or agreements exist or can be made with the patent holder. 5.3.3.2 Risk analysis a. As a to
46、ol of the quality assurance system (see clause 6.3) a risk analysis shall be performed that identifies potential risk items and assigns preventive measures and contingency plans. b. The risk analysis shall result in a Feasibility and risk analysis (FRA) report in conformance with the DRD in Annex D.
47、 5.3.4 ASIC and FPGA development plan a. The ADP shall ensure prospective design portability for devices with long term availability or multiple usage requirements. 5.3.5 System requirements review a. The definition phase shall be concluded by a system requirements review (SRR) meeting (see quality
48、assurance clause 6.2). b. The documentation generated within this phase shall be reviewed. c. The reviewers shall check that the development activity as defined in the ADP is feasible within the limits imposed by the project requirements, resources, schedule and budgetary constraints. d. The reviewe
49、rs shall check that contingency plans exist for all identified open issues and risk items and that the risk analysed can be taken for starting the Architectural Design phase. e. The reviewers shall check that ARS and FRA are complete and documented in a level of detail that avoid any ambiguity for the Architectural Design and all subsequent design work. f. The reviewers shall check that ARS and FRA include as a minimum: DIN EN 16602-60-02:2014-12 EN 16602-60-02:2014 (E
