1、JEDEC STANDARD Low Power Double Data Rate (LPDDR4) JESD209-4A (Revision of JESD209-4, August 2014) NOVEMBER 2015 JEDEC SOLID STATE TECHNOLOGY ASSOCIATION NOTICE JEDEC standards and publications contain material that has been prepared, reviewed, and approved through the JEDEC Board of Directors level
2、 and subsequently reviewed and approved by the JEDEC legal counsel. JEDEC standards and publications are designed to serve the public interest through eliminating misunderstandings between manufacturers and purchasers, facilitating interchangeability and improvement of products, and assisting the pu
3、rchaser in selecting and obtaining with minimum delay the proper product for use by those other than JEDEC members, whether the standard is to be used either domestically or internationally. JEDEC standards and publications are adopted without regard to whether or not their adoption may involve pate
4、nts or articles, materials, or processes. By such action JEDEC does not assume any liability to any patent owner, nor does it assume any obligation whatever to parties adopting the JEDEC standards or publications. The information included in JEDEC standards and publications represents a sound approa
5、ch to product specification and application, principally from the solid state device manufacturer viewpoint. Within the JEDEC organization there are procedures whereby a JEDEC standard or publication may be further processed and ultimately become an ANSI standard. No claims to be in conformance with
6、 this standard may be made unless all requirements stated in the standard are met. Inquiries, comments, and suggestions relative to the content of this JEDEC standard or publication should be addressed to JEDEC at the address below, or refer to www.jedec.org under Standards and Documents for alterna
7、tive contact information. Published by JEDEC Solid State Technology Association 2015 3103 North 10th Street Suite 240 South Arlington, VA 22201-2107 This document may be downloaded free of charge; however JEDEC retains the copyright on this material. By downloading this file the individual agrees no
8、t to charge for or resell the resulting material. PRICE: Contact JEDEC Printed in the U.S.A. All rights reserved PLEASE! DONT VIOLATE THE LAW! This document is copyrighted by JEDEC and may not be reproduced without permission. For information, contact: JEDEC Solid State Technology Association 3103 N
9、orth 10th Street Suite 240 South Arlington, VA 22201-2107 or refer to www.jedec.org under Standards-Documents/Copyright Information. JEDEC Standard No. 209-4APage 1LOW POWER DOUBLE DATA RATE (LPDDR) 4From JEDEC Board Ballot JCB-15-16, formulated under the cognizance of the JC-42.6 Subcommittee on Lo
10、w Power Memories.)1 ScopeThis document defines the LPDDR4 standard, including features, functionalities, AC and DC characteristics, packages, and ball/signal assignments. The purpose of this specification is to define the minimum set of requirements for JEDEC compliant 4 Gb through 32 Gb for x16x2ch
11、annel SDRAM devices. This document was created using aspects of the following standards: DDR2 (JESD79-2), DDR3 (JESD79-3), DDR4 (JESD79-4), LPDDR (JESD209), LPDDR2 (JESD209-2) and LPDDR3 (JESD209-3).Each aspect of the standard was considered and approved by committee ballot(s). The accumulation of t
12、hese ballots was then incorporated to prepare the LPDDR4 standard.JEDEC Standard No. 209-4APage 22 Package ballout and Pin definition2.1 Pad OrderNOTE 1 Applications are recommended to follow bit/byte assignments. Bit or Byte swapping at the application level requires review of MR and calibration fe
13、atures assigned to specific data bits/bytes.NOTE 2 Additional pads are allowed for DRAM mfg-specific pads (“DNU”), or additional power pads as long as the extra pads are grouped with like-named pads.Ch. A Top Ch. B Top1 VDD2 41 VDD2 101 VDD2 141 VDD22 VSS 42 CKE_A 102 VSS 142 CKE_B3 VDD1 43 CS_A 103
14、 VDD1 143 CS_B4 VDD2 44 VSS 104 VDD2 144 VSS5 VSS 45 CA1_A 105 VSS 145 CA1_B6 VSSQ 46 CA0_A 106 VSSQ 146 CA0_B7 DQ8_A 47 VDD2 107 DQ8_B 147 VDD28 VDDQ 48 ODT(ca)_A 108 VDDQ 148 ODT(ca)_B9 DQ9_A 49 VSS 109 DQ9_B 149 VSS10 VSSQ 50 VDD1 110 VSSQ 150 VDD111 DQ10_A 51 VSSQ 111 DQ10_B 151 VSSQ12 VDDQ 52 D
15、Q7_A 112 VDDQ 152 DQ7_B13 DQ11_A 53 VDDQ 113 DQ11_B 153 VDDQ14 VSSQ 54 DQ6_A 114 VSSQ 154 DQ6_B15 DQS1_t_A 55 VSSQ 115 DQS1_t_B 155 VSSQ16 DQS1_c_A 56 DQ5_A 116 DQS1_c_B 156 DQ5_B17 VDDQ 57 VDDQ 117 VDDQ 157 VDDQ18 DMI1_A 58 DQ4_A 118 DMI1_B 158 DQ4_B19 VSSQ 59 VSSQ 119 VSSQ 159 VSSQ20 DQ12_A 60 DMI
16、0_A 120 DQ12_B 160 DMI0_B21 VDDQ 61 VDDQ 121 VDDQ 161 VDDQ22 DQ13_A 62 DQS0_c_A 122 DQ13_B 162 DQS0_c_B23 VSSQ 63 DQS0_t_A 123 VSSQ 163 DQS0_t_B24 DQ14_A 64 VSSQ 124 DQ14_B 164 VSSQ25 VDDQ 65 DQ3_A 125 VDDQ 165 DQ3_B26 DQ15_A 66 VDDQ 126 DQ15_B 166 VDDQ27 VSSQ 67 DQ2_A 127 VSSQ 167 DQ2_B28 ZQ 68 VSS
17、Q 128 RESET_n 168 VSSQ29 VDDQ 69 DQ1_A 129 VDDQ 169 DQ1_B30 VDD2 70 VDDQ 130 VDD2 170 VDDQ31 VDD1 71 DQ0_A 131 VDD1 171 DQ0_B32 VSS 72 VSSQ 132 VSS 172 VSSQ33 CA5_A 73 VSS 133 CA5_B 173 VSS34 CA4_A 74 VDD2 134 CA4_B 174 VDD235 VDD2 75 VDD1 135 VDD2 175 VDD136 CA3_A 76 VSS 136 CA3_B 176 VSS37 CA2_A 7
18、7 VDD2 137 CA2_B 177 VDD2TopBog425omChannel BChannel AJEDEC Standard No. 209-4APage32.2 Package Ballout2.2.1 272-ball 15 mm x 15 mm 0.4 mm pitch, Quad-Channel POP FBGA (top view) Using Variation VFFCDB for MO-2731 2 3 4 5 6 7 8 9 101112 13 14 1516171819202122 23 24 2526272829 30 31323 34 35 36A DNU
19、VSS VDD1 CA4_a VDDQ ZQ1_a VDDQ DQ15_a VDD2 DQ13_a VDD2 DMI1_a VDDQ DQS1_c_a VDDQ DQ10_a VSS DQ8_a DQ0_c VDD1 DQ2_c VDDQ DQS0_c_c VDDQ DQ4_c VDD2 DQ5_c VDD2 DQ7_c VDDQ CA0_c VDDQ CS1_c VDD1 VSS DNUB VSS VDD2 CA3_a VSS CA5_a VSS ZQ0_a VSS DQ14_a VSS DQ12_a VSS DQS1_t_a VSS DQ11_a VSS DQ9_a VDD2 VSS DQ
20、1_c VSS DQ3_c VSS DQS0_t_c VSS DMI0_c VSS DQ6_c VSS ODTca_c VSS CA1_c VSS CS0_c VDD2 VSSC CA2_a CK_c_a CKE0_c CKE1_cD VDD2 CK_t_a CK_t_c VDD2E CKE0_a VSS VSS CK_c_cF CKE1_a CS0_a CA2_c CA3_cG VDD2 CS1_a VDD1 CA4_c VDD2H CA1_a VSS VDD2 VSS CA5_cJ CA0_a ODTca_a VDDQ ZQ0_c ZQ1_cK VDDQ DQ7_a VSS DQ15_c
21、VDDQL DQ6_a VSS CK_t, CK_c VSS DQ14_cM DQ5_a DQ4_a DMI DQ12_c DQ13_cN VDDQ DMI0_a DQ, CA, CS, CKE DMI1_c VDDQP DQS0_c_a VSS DNU, NC VSS DQS1_c_cR DQ3_a DQS0_t_a DQS_t, DQS_c DQS1_t_c DQ11_cT VDDQ DQ2_a RESET_n, ZQ, ODT ca DQ10_c VDDQU DQ1_a VSS VSS DQ9_cV VDD1 DQ0_a DQ8_c VDD1W DQ0_b VDD2 VDD2 DQ8_d
22、Y DQ1_b VSS VSS DQ9_dAA VDDQ DQ2_b DQ10_d VDDQAB DQ3_b DQS0_t_b DQS1_t_d DQ11_dAC DQS0_c_b VSS VSS DQS1_c_dAD VDDQ DMI0_b DMI1_d VDDQAE DQ5_b DQ4_b DQ12_d DQ13_dAF DQ6_b VSS VSS DQ14_dAG VDDQ DQ7_b DQ15_d VDDQAH CA0_b ODTca_b NC NCAJ CA1_b VSS VSS CA5_dAK VDD2 CS1_b CA4_d VDD2AL CKE1_b CS0_b CA2_d C
23、A3_dAM CKE0_b VSS VSS CK_c_dAN VDD2 CK_t_b CK_t_d VDD2AP CA2_b CK_c_b CKE0_d CKE1_dAR VSS VDD2 CA3_b VSS CA5_b VSS RESET_n VSS DQ14_b VSS DMI1_b VSS DQS1_t_b VSS DQ11_b VSS DQ9_b VDD2 VSS DQ1_d VSS DQ3_d VSS DQS0_t_d VSS DQ4_d VSS DQ6_d VSS ODTca_d VSS CA1_d VSS CS0_d VDD2 VSSAT DNU VSS VDD1 CA4_b V
24、DDQ NC VDDQ DQ15_b VDD2 DQ13_b VDD2 DQ12_b VDDQ DQS1_c_b VDDQ DQ10_b VSS DQ8_b DQ0_d VDD1 DQ2_d VDDQ DQS0_c_d VDDQ DMI0_d VDD2 DQ5_d VDD2 DQ7_d VDDQ CA0_d VDDQ CS1_d VDD1 VSS DNUNOTE 1 15 mm x 15 mm, 0.4 mm ball pitchNOTE 2 272 ball count, 36 rowsNOTE 3 op View, A1 in top left cornerNOTE 4 ODT ca_x
25、balls are wired to ODT(ca)_x pads of Rank 0 DRAM die. ODT(ca)_x pads for other ranks (if present) are disabled in the package.NOTE 5 Package Channel a and Channel c shall be assigned to die Channel A of different DRAM die.NOTE 6 Die pad VSSand VSSQsignals are combined to VSSpackage balls.JEDEC Stand
26、ard No. 209-4APage 42.2.2 200-ball x32 Discrete Package, 0.80 mm x 0.65 mm using MO-311NOTE 1 0.8 mm pitch (X-axis), 0.65mm pitch (Y-axis), 22 rows.NOTE 2 Top View, A1 in top left corner.NOTE 3 ODT_CA_x balls are wired to ODT_CA)_x pads of Rank 0 DRAM die. ODT(ca)_x pads for other ranks (if present)
27、 are disabled in the package.NOTE 4 ZQ2, CKE2_A, CKE2_B, CS2_A, and CS2_B balls are reserved for 3-rank package. For 1-rank and 2-rank package those balls are NC.NOTE 5 Die pad VSSand VSSQsignals are combined to VSSpackage balls.0.80 mm Pitch12345678910112A DNU DNU VSS VDD2 ZQ0 ZQ1 VDD2 VSS DNU DNUB
28、 DNU DQ0_A VDDQ DQ7_A VDDQ VDDQ DQ15_A VDDQ DQ8_A DNUC VSS DQ1_A DMI0_A DQ6_A VSS VSS DQ14_A DMI1_A DQ9_A VSSD VDDQ VSS DQS0_t_A VSS VDDQ VDDQ VSS DQS1_t_A VSS VDDQE VSS DQ2_A DQS0_c_A DQ5_A VSS VSS DQ13_A DQS1_c_A DQ10_A VSSF VDD1 DQ3_A VDDQ DQ4_A VDD2 VDD2 DQ12_A VDDQ DQ11_A VDD1G VSSODT_CA_AVSS V
29、DD1 VSS VSS VDD1 VSS ZQ2 VSS0.65mm PitchH VDD2 CA0_A CS1_A CS0_A VDD2 VDD2 CA2_A CA3_A CA4_A VDD2J VSS CA1_A VSS CKE0_A CKE1_A CK_t_A CK_c_A VSS CA5_A VSSK VDD2 VSS VDD2 VSS CS2_A CKE2_A VSS VDD2 VSS VDD2LMN VDD2 VSS VDD2 VSS CS2_B CKE2_B VSS VDD2 VSS VDD2P VSS CA1_B VSS CKE0_B CKE1_B CK_t_B CK_c_B
30、VSS CA5_B VSSR VDD2 CA0_B CS1_B CS0_B VDD2 VDD2 CA2_B CA3_B CA4_B VDD2T VSSODT_CA_BVSS VDD1 VSS VSS VDD1 VSS RESET_N VSSU VDD1 DQ3_B VDDQ DQ4_B VDD2 VDD2 DQ12_B VDDQ DQ11_B VDD1V VSS DQ2_B DQS0_c_B DQ5_B VSS VSS DQ13_B DQS1_c_B DQ10_B VSSW VDDQ VSS DQS0_t_B VSS VDDQ VDDQ VSS DQS1_t_B VSS VDDQY VSS D
31、Q1_B DMI0_B DQ6_B VSS VSS DQ14_B DMI1_B DQ9_B VSSAA DNU DQ0_B VDDQ DQ7_B VDDQ VDDQ DQ15_B VDDQ DQ8_B DNUAB DNU DNU VSS VDD2 VSS VSS VDD2 VSS DNU DNUJEDEC Standard No. 209-4APage 52.2.3 203 ball Discrete Two-Channel FBGA (top view) using MO-311NOTE 1 0.8 mm pitch (X-axis), 0.65 mm pitch (Y-axis), 21
32、rows.NOTE 2 Top View, A1 in top left corner.NOTE 3 ODT ca_x balls are wired to ODT(ca)_x pads of Rank 0 DRAM die. ODT(ca)_x pads for other ranks (if present) are disabled in the package.NOTE 4 ZQ2_A, CKE2_A, CKE2_B, CS2_A, and CS2_B balls are reserved for 3 rank package, and for 1 rank and 2 rank pa
33、ckage those balls are NC.NOTE 5 Die pad VSS and VSSQ signals are combined to VSS package balls.123 4 5 6 7 89101 12A DNU DNU VDD2 VDDQ VDDQ VDD2 VDD1 VDDQ VDDQ DNU DNU AB DNU DQ0_A DQ3_A VSS DQ4_A VSS VDD2 VSS VDD2 VDD1 DNU BC DQ1_A VSS VSS DQ5_A VSS DQ7_A DQS0_t_A VSS VSS VSS ZQ2_A CD DQ2_A VSS DMI
34、0_A VSS DQ6_A VSS DQS0_c_A CA2_A VSS CA5_A ZQ0_A DE CA3_A VSS VSS ZQ1_A EF CA4_A VSS CS0_A CKE0_A FG DQ13_A VSS VSS VSS VSS VSS VDDQ CA1_A VSS VSS CKE1_A GH DMI1_A VSS VSS DQ14_A VSS DQ15_A VDDQ VSS CA0_A CKE2_A CLK_c_A HJ DQ11_A VSS VSS VSS DQ12_A VDDQ DQS1_c_A VSS VSS CS1_A CLK_t_A JK DQ10_A VSS D
35、Q8_A DQ9_A VSS VDDQ DQS1_t_A VSS VSS CS2_A ODT ca_A KL VSS VSS VSS VSS VSS VDDQ VDDQ VDD2 VDD2 VDD2 VDD2 LM DQ10_B VSS DQ8_B DQ9_B VSS VDDQ DQS1_t_B VSS VSS CS2_B ODT ca_B MN DQ11_B VSS VSS VSS DQ12_B VDDQ DQS1_c_B VSS VSS CS1_B CLK_t_B NP DMI1_B VSS VSS DQ14_B VSS DQ15_B VDDQ VSS CA0_B CKE2_B CLK_c
36、_B PR DQ13_B VSS VSS VSS VSS VSS VDDQ CA1_B VSS VSS CKE1_B RT CA4_B VSS CS0_B CKE0_B TU CA3_B VSS VSS RESET_n UV DQ2_B VSS DMI0_B VSS DQ6_B VSS DQS0_c_B CA2_B VSS CA5_B NC VW DQ1_B VSS VSS DQ5_B VSS DQ7_B DQS0_t_B VSS VSS VSS NC WY DNU DQ0_B DQ3_B VSS DQ4_B VSS VDD2 VSS VDD2 VDD1 DNU YAA DNU DNU VDD
37、2 VDDQ VDDQ VDD2 VDD1 VDDQ VDDQ DNU DNU AA123 4 5 6 7 89101 12JEDEC Standard No. 209-4APage 62.2.4 432-ball x64 HDI Discrete Package, 0.50 mm x 0.50 mm (MO-313)1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27A VDDQ VDD1 VDDQ VDDQ VDDQ VDD2 VDD2 VDDQ VDDQ VDDQ VDD1 VDDQ VDDQ VD
38、D1 VDDQ VDDQ VDDQ VDD2 VDD2 VDDQ VDDQ VDDQ VDD1 VDDQ AB VDDQ VDD1 DQ0_A VSS CA0_A VDD2 VDD2 CA4_A VSS DQ8_A VDD1 VDDQ VDDQ VDD1 DQ0_C VSS CA0_C VDD2 VDD2 CA4_C VSS DQ8_C VDD1 VDDQ BC VDDQ DQ1_A VSS DQ5_A VSS CA2_A CA3_A VSS DQ13_A VSS DQ9_A VDDQ VDDQ DQ1_C VSS DQ5_C VSS CA2_C CA3_C VSS DQ13_C VSS DQ
39、9_C VDDQ CD VDDQ VSS DQ4_A VSS CA1_A VDD2 VDD2 CA5_A VSS DQ12_A VSS VDDQ VDDQ VSS DQ4_C VSS CA1_C VDD2 VDD2 CA5_C VSS DQ12_C VSS VDDQ DE VDDQ DQ2_A VSS DQ6_A VSS CLK_t_A CLK_c_A VSS DQ14_A VSS DQ10_A VDDQ VDDQ DQ2_C VSS DQ6_C VSS CLK_t_C CLK_c_C VSS DQ14_C VSS DQ10_C VDDQ EF VDDQ VSSDQS0_t_AVSS CS1_
40、A VDD2 VDD2 CKE0_A VSSDQS1_t_AVSS VDDQ VDDQ VSSDQS0_t_CVSS CS1_C VDD2 VDD2 CKE0_C VSSDQS1_t_CVSS VDDQ FG VDDQ DQ3_A VSSDQS0_c_AVSS CS0_A CKE1_A VSSDQS1_c_AVSS DQ11_A VDDQ VDDQ DQ3_C VSSDQS0_c_CVSS CS0_C CKE1_C VSSDQS1_c_CVSS DQ11_C VDDQ GH VDDQ VSS DMI0_A VSS DQ7_A VDD2 VDD2 DQ15_A VSS DMI1_A VSS VD
41、DQ VDDQ VSS DMI0_C VSS DQ7_C VDD2 VDD2 DQ15_C VSS DMI1_C VSS VDDQ HJ VDDQ ZQ3_A ZQ2_AODT ca_ACS3_A CS2_A CKE3_A CKE2_A ZQ0_A VSS ZQ1_A VDDQ VDDQ ZQ3_C ZQ2_CODT ca_CCS3_C CS2_C CKE3_C CKE2_C ZQ0_C VSS ZQ1_C VDDQ JKNOTE 1 0.5mm ball pitch. MO-TBD NOTE 2 432 ball count NOTE 3 Top view, A1 in top left c
42、orner NOTE 4 ODT ca_x balls are wired to ODT(ca)_x pads of Rank 0 DRAM die. ODT(ca)_x pads for other ranks (if present) are disabled in the package NOTE 5 Package Channel A and Channel C shall be assigned to die Channel A of different DRAM die NOTE 6 ZQ2, CKE2_A, CKE2_B, CS2_A, and CS2_B balls are r
43、eserved for 3-rank package. ZQ3, CKE3_A, CKE3_B, CS3_A, and CS3_B balls are reserved for 4-rank package. For 1-rank and 2-rank package those balls are NC NOTE 7 Die pad VSSand VSSQsignals are combined to VSSpackage ballsKL LM MN NP PR RT TV VDDQ VSS VSSODT ca_BCS3_B CS2_B CKE3_B CKE2_B VSS VSS RESET
44、_n VDDQ VDDQ VSS VSSODT ca_DCS3_D CS2_D CKE3_D CKE2_D VSS VSS NC VDDQ VW VDDQ VSS DMI0_B VSS DQ7_B VDD2 VDD2 DQ15_B VSS DMI1_B VSS VDDQ VDDQ VSS DMI0_D VSS DQ7_D VDD2 VDD2 DQ15_D VSS DMI1_D VSS VDDQ WY VDDQ DQ3_B VSSDQS0_c_BVSS CS0_B CKE1_B VSSDQS1_c_BVSS DQ11_B VDDQ VDDQ DQ3_D VSSDQS0_c_DVSS CS0_D
45、CKE1_D VSSDQS1_c_DVSS DQ11_D VDDQ YAA VDDQ VSSDQS0_t_BVSS CS1_B VDD2 VDD2 CKE0_B VSSDQS1_t_BVSS VDDQ VDDQ VSSDQS0_t_DVSS CS1_D VDD2 VDD2 CKE0_D VSSDQS1_t_DVSS VDDQ AAAB VDDQ DQ2_B VSS DQ6_B VSS CLK_t_B CLK_c_B VSS DQ14_B VSS DQ10_B VDDQ VDDQ DQ2_D VSS DQ6_D VSS CLK_t_D CLK_c_D VSS DQ14_D VSS DQ10_D
46、VDDQ ABAC VDDQ VSS DQ4_B VSS CA1_B VDD2 VDD2 CA5_B VSS DQ12_B VSS VDDQ VDDQ VSS DQ4_D VSS CA1_D VDD2 VDD2 CA5_D VSS DQ12_D VSS VDDQ ACAD VDDQ DQ1_B VSS DQ5_B VSS CA2_B CA3_B VSS DQ13_B VSS DQ9_B VDDQ VDDQ DQ1_D VSS DQ5_D VSS CA2_D CA3_D VSS DQ13_D VSS DQ9_D VDDQ ADAE VDDQ VDD1 DQ0_B VSS CA0_B VDD2 V
47、DD2 CA4_B VSS DQ8_B VDD1 VDDQ VDDQ VDD1 DQ0_D VSS CA0_D VDD2 VDD2 CA4_D VSS DQ8_D VDD1 VDDQ AEAF VDDQ VDD1 VDDQ VDDQ VDDQ VDD2 VDD2 VDDQ VDDQ VDDQ VDD1 VDDQ VDDQ VDD1 VDDQ VDDQ VDDQ VDD2 VDD2 VDDQ VDDQ VDDQ VDD1 VDDQ AF1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27JEDEC Stan
48、dard No. 209-4APage 72.2.5 x64 Non HDI Discrete PackageLPDDR4 324 Ball x64 Non HDI Discrete Package, Pitch: 0.8 mm x 0.8 mm; 0.65 mm x 0.65 mm; and 0.65 mm (X-axis) x 0.8 mm (Y-axis) pitch using MO-315 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18ADNU DNU VDDQDQ0_BVDD2 DQ1_BVDDQCA0_BCA1_BCA1_ACA0_AVD
49、DQDQ1_AVDD2 DQ0_AVDDQDNU DNUBDNU DQS0_T_BDQS0_C_BVSS DQ3_BVSS DQ2_BVDDQCKE0_BCKE0_AVDDQDQ3_AVSS DQ2_AVSS DQS0_C_ADQS0_T_ADNUCVDDQDQ5_BVSS DQ4_BVSS DMI0_BVDDQCKE1_BVSS VSS CKE1_AVDDQDMI0_AVSS DQ4_AVSS DQ5_AVDDQDDQ7_BVSS DQ13_BVDD2 DQ6_BVSS ODT_CA_BVDD2 CK_T_BCK_T_AVDD2 ODT_CA_AVSS DQ6_AVDD2 DQ13_AVSS DQ7_AEVDD2 DQ14_BVSS DQ12_BVDD2 CS0_BVSS VDD2 CK_C_BCK_C_AVDD2 VSS CS0_AVDD2 DQ12_AVSS DQ14_AVDD2FDQ15_BVSS DQS1_C_BVSS VSS VDD2 CS1_BVSS CA2_BCA2_AVSS CS1_AVDD2 VSS VSS DQS1_C_AVSS DQ15_AGVDDQDMI1_BVDDQDQS1_T_BVSS VSS VDD2 CA3_BVSS VSS CA3_AVDD
