1、计算机专业基础综合（存储器系统的层次结构）模拟试卷 1 及答案与解析一、单项选择题1-40 小题，每小题 2 分，共 80 分。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。1 下列关于存储系统层次结构的说法中，不正确的是( )。（A）存储层次结构中，离 CPU 越近的存储器速度越快，价格越贵，容量越小（B） Cache-主存层次设置的目的是为了提高主存的等效访问速度（C）主存一辅存层次设置的目的是为了提高主存的等效存储容量（D）存储系统层次结构对程序员都是透明的2 存储器的存取周期与存储器的存取时间的关系是( )。（A）存取周期大于存取时间（B）存取周期等于存取时间（C）存取周期
2、小于存取时间（D）存取周期与存取时间关系不确定3 以下几种存储器中，存取速度最快的是( )。（A）Cache（B）寄存器（C）内存（D）光盘4 属于易失性存储器的是( )。（A）E 2PROM（B） Cache（C） Flash Memory（D）CD-ROM5 虚拟存储器理论上的最大容量取决于( )。（A）辅存容量（B）主存容量（C）虚地址长度（D）实地址长度6 下列存储保护方案中，不是针对“地址越界” 访存违例的是 ( )。（A）界限保护（B）键保护（C）环保护（D）设置访问权限位7 下列关于 DRAM 刷新的说法中，错误的是( )。（A）刷新是指对 DRAM 中的存储电容重新充电（B）刷
3、新是通过对存储单元进行“读但不输出数据 ”的操作来实现（C）由于 DRAM 内部设有专门的刷新电路，所以访存期间允许进行刷新（D）刷新期间不允许访存，这段时间称为“访存死区(也叫死时间)”8 下列关于 ROM 和 RAM 的叙述中，正确的是( )。（A）CD-ROM 实质上是 ROM（B） Flash 是对 RAM 的改进，可以实现随机存取（C） RAM 的读出方式是破坏性读出，因此读后需要再生（D）只有 DRAM 读后需要刷新9 下面是有关 DRAM 和 SRAM 存储器芯片的叙述：DRAM 芯片的集成度比 SRAM 高DRAM 芯片的成本比 SRAM 高DRAM 芯片的速度比 SRAM 快
4、DRAM 芯片工作时需要刷新，SRAM 芯片工作时不需要刷新通常情况下，错误的是( )。（A）和（B） 和（C） 和（D）和10 下列关于 DRAM 刷新的说法中，错误的是( ) 。（A）刷新操作按行进行，一次刷新一行中的全部存储单元（B）刷新所需的行地址由 DRAM 内部的刷新计数器(行地址生成器)给出（C）集中刷新的“死时间”要大于异步刷新的“ 死时间”（D）分散刷新方式同样存在“死时间”11 下列关于 Cache 的说法中，正确的是( )。（A）采用直接映像时，Cache 无需考虑替换问题（B）如果选用最优替换算法，则 Cache 的命中率可以达到 100（C） Cache 本身的速度越
5、快，则 Cache 存储器的等效访问速度就越快（D）Cache 的容量与主存的容量差别越大越好12 “小端次序 ”的机器上，四字节数据 12345678H 按字节地址由小到大依次存在为( )。（A）12345678H（B） 56781234H（C） 34127856H（D）78563412H13 为了提高访问主存中信息的速度，要求“信息按整数边界存储(对齐方式存储)” ，其含义是( )。（A）信息的字节长度必须是整数（B）信息单元的存储地址是其字节长度的整数倍（C）信息单元的字节长度必须是整数（D）信息单元的存储地址必须是整数14 某存储系统中，主存容量是 Cache 容量的 1024 倍，C
6、ache 被分为 8 个块，当主存地址和 Cache 地址采用直接映像方式时，地址映射表的大小应为( )。(假设不考虑一致维护位。)（A）61025bits（B） 810bits（C） 61024bits（D）811bits15 下面说法中正确的是( )。（A）有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作（B）有了稳定的地址与片选信号才可以读（C）信号应有一定的持续时间，以保证读写操作得以正常完成（D）以上说法都正确16 虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是( )。（A）快表与慢表都存储在主存中，但快表比慢表容量小（B）快表采用了优
7、化的搜索算法，因此查找速度快（C）快表比慢表的命中率高，因此快表可以得到更多的搜索结果（D）快表采用高速存储器件组成，按照查找内容访问，因此比慢表查找速度快17 已知 Cache 命中率 H=098，主存比 Cache 慢 4 倍，已知主存的存取周期为200ns，Cache主存的效率是 ( )。（A）092（B） 094（C） 096（D）09818 已知 Cache 命中率 H=098，主存比 Cache 慢 4 倍，已知主存的存取周期为200ns，平均访问时间是( )。（A）125ns（B） 75ns（C） 55ns（D）53ns19 CPU 执行一段程序时，Cache 完成存取的次数为
8、3800 次，主存完成存取的次数为 200 次，已知 Cache 存取周期为 50ns，主存为 250ns，那么 Cache主存系统的效率为( ) 。（A）863（B） 872（C） 833（D）85520 下列关于 Cache 和虚拟存储器的叙述中，正确的是( )。（A）当 Cache 没有命中时，会引起处理器切换进程，以更新 Cache 中的内容（B）当虚拟存储器失效(如缺页)时，处理器将会切换进程，以更新主存中的内容（C） Cache 和虚拟存储器由硬件和操作系统共同实现，对应用程序员均是透明的（D）虚拟存储器的容量等于主存和辅存的容量之和21 影响高速缓存命中率的因素有( )。每次与内
9、存交换信息的单位量 Cache 的容量Cache 结构 不同映像方式 V主存的大小（A）、（B） 、和（C） 、和（D）只有22 设某按字节编址的计算机已配有 00000H07FFFH 的 ROM 区，地址线为 20 位，现再用 16K8 位的 RAM 芯片构成剩下的 RAM 区 08000HFFFFFH，则需要这样的 RAM 芯片( )片。（A）61（B） 62（C） 63（D）6423 下列关于相联存储器的说法中，错误的是( )。（A）相联存储器指的是按内容访问的存储器（B）在实现技术相同的情况下，容量较小的相联存储器速度较快（C）相联存储器结构简单，价格便宜（D）在存储单元数目不变的情况
10、下，存储字长变长，相联存储器的访问速度下降二、综合应用题41-47 小题，共 70 分。23 假设 CPU 执行某段程序时，950 次从 Cache 得到数据，50 次从主存得到数据，已知 Cache 存取周期为 50ns，主存存取周期为 200ns(设每次访问时，Cache 访问与主存访问并发进行，如 Cache 命中则中断主存的访问)。求：24 Cache 的命中率。25 平均访问时间。26 Cache-主存系统的效率。26 已知某 8 位机的主存采用半导体存储器，地址码为 18 位，若使用 4K4 位RAM 芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：27 若每个模块条为
11、32K8 位，共需几个模块条?28 每个模块内共有多少片 RAM 芯片?29 主存共需多少 RAM 芯片?CPU 如何选择各模块条?29 设某机中，CPU 的地址总线为 A15A 0，数据总线为 D7D 0(A0、D 0 为最低位)。存储器地址空间为 3000H67FFH。其中 3000H-4FFFH 为 ROM 区，选用 4K2的 ROM 芯片；5000H67FFH 为 RAM 区，选用 2K4 的 SRAM 芯片。请问：30 组成该存储器需要多少片 ROM 芯片和 SRAM 芯片?31 ROM 芯片、SRAM 芯片各需连接 CPU 的哪几根地址线和数据线?32 应如何设置片选信号，分别写出
12、各片选信号的逻辑表达式。计算机专业基础综合（存储器系统的层次结构）模拟试卷 1 答案与解析一、单项选择题1-40 小题，每小题 2 分，共 80 分。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。1 【正确答案】 D【试题解析】 此题考查的知识点：存储系统层次结构的基本概念。Cache-主存层次对所有程序员都是透明的。主存一辅存层次只对应用程序员透明，对系统程序员不透明。【知识模块】 存储器系统的层次结构2 【正确答案】 A【试题解析】 此题考查存储器存取周期与存取时间的概念及其关系。存取周期是存储器进行连续地读或写操作允许的最短时间间隔，存取时间是存储器进行一次读或写操作所需的平
13、均时间。【知识模块】 存储器系统的层次结构3 【正确答案】 B【试题解析】 存储层次结构中，离 CPU 越近的存储器速度越快，价格越贵，容量越小。寄存器就是离 CPU 最近的存储器。【知识模块】 存储器系统的层次结构4 【正确答案】 B【试题解析】 易失性存储器包括 Cache。【知识模块】 存储器系统的层次结构5 【正确答案】 C【试题解析】 虚地址和实地址是虚拟存储器的两个基本概念，虚拟存储器的最大容量取决于虚地址长度，主存储器的最大容量取决于实地址长度。【知识模块】 存储器系统的层次结构6 【正确答案】 D【试题解析】 设置访问权限位是针对“访问越权”访存违例的。【知识模块】 存储器系统
14、的层次结构7 【正确答案】 C【试题解析】 DRAM 在访存期间不允许刷新。【知识模块】 存储器系统的层次结构8 【正确答案】 D【试题解析】 CD-ROM 是光盘存储器，是一种机械式的存储器，与 ROM 有本质的区别，选项 A 错误。Flash 存储器是 E2PROM 的改进产品，虽然它也可以实现随机存取，但从原理上讲仍属于 ROM，而且 RAM 是易失性存储器，选项 B 错误。DRAM 的读出方式并不是破坏性的，读出后不需再生，选项 C 错误。SRAM 采用双稳态触发器来记忆信息，因此不需要再生；而 DRAM 采用电容存储电荷的原理来存储信息，只能维持很短的时间，因此需要再生，选项 D 正
15、确。【知识模块】 存储器系统的层次结构9 【正确答案】 B【试题解析】 DRAM 的集成度高于 SRAM，SRAM 的速度高于 DRAM，可以推出 DRAM 的成本低于 SRAM。SRAM 芯片工作时不需要刷新，DRAM 芯片工作时需要刷新。随机存储器 RAM 可分为静态和动态两种。 SRAM 由 6 个 MOS 管组成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM 由 4 个MOS 管或单个 MOS 管组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM 是靠 MOS 电路中的栅极电容来存储信息的，栅极电容上的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向
16、栅极电容补充一次电荷，这个过程称为刷新。【知识模块】 存储器系统的层次结构10 【正确答案】 D【试题解析】 分散刷新方式不存在死时间。【知识模块】 存储器系统的层次结构11 【正确答案】 A【试题解析】 由于主存块是在不命中时被装入 Cache，所以 Cache 命中率不可以达到 100。命中率比 Cache 本身速度对 Cache 的等效访问速度影响更大。【知识模块】 存储器系统的层次结构12 【正确答案】 D【试题解析】 此题考查小端次序的基本概念。【知识模块】 存储器系统的层次结构13 【正确答案】 B【试题解析】 此题考查“信息按整数边界存储”的概念。【知识模块】 存储器系统的层次结
17、构14 【正确答案】 D【试题解析】 由于 Cache 被分为 8 个块，那么 Cache 有 8 行，采用直接映像，一行相当于一组。故该标记阵列每行存储 1 个标记项，其中主存标记项为10bits(210=1024，是 Cache 容量的 1024 倍，那么就是地址长度比 Cache 长 10 位)，加上 1 位有效位，即为 811bits。【知识模块】 存储器系统的层次结构15 【正确答案】 D【试题解析】 存储器读写操作时，地址信号、片选信号、读写命令、读出的数据或写入的数据，它们之间在时序配合上要满足以下这些条件：有了稳定的地址与片选信号才可以读；有了稳定的地址和写入的数据，再有了片选
18、信号才能给出写命令，以便保证无误的写操作。此外，这些信号应有一定的持续时间，以保证读写操作得以正常完成。【知识模块】 存储器系统的层次结构16 【正确答案】 D【试题解析】 快表采用的是相联存储器，而不是依赖搜索算法来查找的，而慢表通常是依赖于查找算法，故选项 A 和 B 错误。快表的命中率有可能高于慢表，但快表仅是慢表的一个部分拷贝，不能得到比慢表更多的结果，因此选项 C 错误。【知识模块】 存储器系统的层次结构17 【正确答案】 B【试题解析】 R=T mT c=4；T c=Tm4=50 ns；E=1R+(1-R)H=14+(1 4)0 98=094。【知识模块】 存储器系统的层次结构18
19、 【正确答案】 D【试题解析】 R=T mT c=4；T c=Tm4=50ns ；T a=TcE=T c4-3098=501 06=53ns。【知识模块】 存储器系统的层次结构19 【正确答案】 C【试题解析】 命中率 H=N(N c+Nm)=3800(3800+200)=095；主存慢于 Cache的倍率：r=t mt c=250ns 50ns=5；访问效率：e=1r+(1-r)H=l 5+(1-5)0 95=833。【知识模块】 存储器系统的层次结构20 【正确答案】 B【试题解析】 Cache 失效与虚拟存储器失效的处理方法不同，Cache 完全由硬件实现，不涉及软件端，而虚拟存储器由硬
20、件和 OS 共同完成，缺页时才会发出缺页中断，故选项 A 错误，选项 B 正确，选项 C 错误。在虚拟存储器中，主存的内容只是辅存的一部分内容，故选项 D 错误。【知识模块】 存储器系统的层次结构21 【正确答案】 A【试题解析】 影响 Cache 命中率的因素有以下几点：(1)Cache 的容量：更大的 Cache 容量，对提高命中率是有好处的，而容量达到一定大小之后，再增加其容量对命中率的提高并不明显。(2)Cache line size(每次与内存交换信息的单位量 )：Cache 在命中的情况下，可以在 O 等待状态快速向 CPU 提供指令和数据，而一旦不命中，CPU 就必须到主存去取信
21、息，会增加几个等待状态。所以为减少访问内存的次数，可通过每次到内存取信息时不是以一个字为单位，而是以几个字在主存与 Cache 之间实现信息传送。Cache line size 太大，会减慢本次完成传送的进度，还可能出现 Cache 中太多信息而不被 CPU 使用，造成费时费资源。(3)多级的 Cache 结构：在已有 Cache 存储器系统之外再增加一个容量更大的Cache，此时第一级 Cache 中保存的信息第二级 Cache 中也保存，CPU 访问第一级 Cache 出现缺失时就去访问第二级 Cache。若两个 Cache 命中率为 90，两个合起来的命中率为 99，所以不可再增加第三级
22、 Cache。(4)不同映像方式：全相联映像方式很难实用，直接映像方式命中率略低，多路组相联映像方式性能价格比更好。【知识模块】 存储器系统的层次结构22 【正确答案】 B【试题解析】 RAM 区的地址范围为 0000 1000 0000 0000 00001111 1111 1111 1111 1111，由此可知 RAM 区的大小为 3132 KB，(3132KB)16KB=62。【知识模块】 存储器系统的层次结构23 【正确答案】 C【试题解析】 相联存储器的基本概念。【知识模块】 存储器系统的层次结构二、综合应用题41-47 小题，共 70 分。【知识模块】 存储器系统的层次结构24 【
23、正确答案】 Cache 未命中情况下才需要从主存取数据，故Cache 的命中率 =Cache 命中次数(Cache 命中次数 +Cache 未命中次数)=950(950+50)=0 95【知识模块】 存储器系统的层次结构25 【正确答案】 平均访问时间=(95050ns+50200ns)1000=57 5ns【知识模块】 存储器系统的层次结构26 【正确答案】 Cache- 主存系统的效率=Cache 存取周期平均访问时间=50575100=87 0【知识模块】 存储器系统的层次结构【知识模块】 存储器系统的层次结构27 【正确答案】 由于主存地址码给定 18 位，所以最大存储空间为 218=
24、256 KB，主存的最大容量为 256KB。现每个模块条的存储容量为 32KB，所以主存共需256KB32KB=8 块板。【知识模块】 存储器系统的层次结构28 【正确答案】 每个模块条的存储容量为 32KB，现使用 4K4 位的 RAM 芯片拼成 4K8 位( 共 8 组)，用地址码的低 12 位(A 0A 11)直接接到芯片地址输入端，然后用地址的高 3 位(A 14A 12)通过 3 线-8 线译码器输出，分别接到 8 组芯片的选片端。共有 82=16 个 RAM。【知识模块】 存储器系统的层次结构29 【正确答案】 据前面所得，共需 8 个模块条，每个模块条上有 16 片芯片，故主存共
25、需 816=128 片 RAM 芯片。【知识模块】 存储器系统的层次结构【知识模块】 存储器系统的层次结构30 【正确答案】 已知数据总线为 8 位，ROM 区为 3000H4FFFFH，故 ROM 的容量为 8K8b；ROM 芯片数=(8K8 b)(4K2b)=8 片(分为 2 组，每组 4 片)。RAM 区为 5000H67FFH ，故 RAM 的容量为 6K8b；SRAM 芯片数=(6K8b)(2K4b)=6 片(分为 3 组，每组 2 片)。【知识模块】 存储器系统的层次结构31 【正确答案】 ROM 芯片的容量为 4K2，具有 12 根地址线、2 根数据线，因此：ROM 芯片的地址线
26、连接 CPu 地址线的低 12 位 A11A 0，每组 ROM 内的 4 片芯片分别连接 CPU 数据线的 D7D6、D 5D4、D 3D2、D 1D0。SRAM 芯片的容量为 2K4，具有 11 根地址线、4 根数据线，因此 SRAM 芯片的地址线连接 CPU 地址线的低 ll位 A10A 0，每组 SRAM 内的 2 片芯片分别连接 CPU 数据线的D7D6D5D4、D 3D2D1D0。【知识模块】 存储器系统的层次结构32 【正确答案】 ROM 区有 2 个片选信号，RAM 区有 3 个片选信号，共需 5 个片选信号，根据地址分配的要求，各片选信号的逻辑表达式如下： CS 0=A15A14A13A12 CS1=A15 A14 A13 A12 CS2=A15A14A13A12A11 CS3=A15A14A13A12A11 CS4=A15A14A13A12A11【知识模块】 存储器系统的层次结构
