1、计算机专业基础综合（存储器系统的层次结构）-试卷 1及答案解析(总分：72.00，做题时间：90 分钟)一、单项选择题(总题数：24，分数：48.00)1.单项选择题 1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00）_2.下列关于存储系统层次结构的说法中，不正确的是( )。（分数：2.00）A.存储层次结构中，离 CPU越近的存储器速度越快，价格越贵，容量越小B.Cache-主存层次设置的目的是为了提高主存的等效访问速度C.主存一辅存层次设置的目的是为了提高主存的等效存储容量D.存储系统层次结构对程序员都是透明的3.存储器的存取周期与存储器的存取时间的
2、关系是( )。（分数：2.00）A.存取周期大于存取时间B.存取周期等于存取时间C.存取周期小于存取时间D.存取周期与存取时间关系不确定4.以下几种存储器中，存取速度最快的是( )。（分数：2.00）A.CacheB.寄存器C.内存D.光盘5.属于易失性存储器的是( )。（分数：2.00）A.E 2 PROMB.CacheC.Flash MemoryD.CD-ROM6.虚拟存储器理论上的最大容量取决于( )。（分数：2.00）A.辅存容量B.主存容量C.虚地址长度D.实地址长度7.下列存储保护方案中，不是针对“地址越界”访存违例的是( )。（分数：2.00）A.界限保护B.键保护C.环保护D.
3、设置访问权限位8.下列关于 DRAM刷新的说法中，错误的是( )。（分数：2.00）A.刷新是指对 DRAM中的存储电容重新充电B.刷新是通过对存储单元进行“读但不输出数据”的操作来实现C.由于 DRAM 内部设有专门的刷新电路，所以访存期间允许进行刷新D.刷新期间不允许访存，这段时间称为“访存死区(也叫死时间)”9.下列关于 ROM和 RAM的叙述中，正确的是( )。（分数：2.00）A.CD-ROM实质上是 ROMB.Flash是对 RAM的改进，可以实现随机存取C.RAM的读出方式是破坏性读出，因此读后需要再生D.只有 DRAM读后需要刷新10.下面是有关 DRAM和 SRAM存储器芯片
4、的叙述：DRAM 芯片的集成度比 SRAM高DRAM 芯片的成本比 SRAM高DRAM 芯片的速度比 SRAM快DRAM 芯片工作时需要刷新，SRAM 芯片工作时不需要刷新通常情况下，错误的是( )。（分数：2.00）A.和B.和C.和D.和11.下列关于 DRAM刷新的说法中，错误的是( )。（分数：2.00）A.刷新操作按行进行，一次刷新一行中的全部存储单元B.刷新所需的行地址由 DRAM内部的刷新计数器(行地址生成器)给出C.集中刷新的“死时间”要大于异步刷新的“死时间”D.分散刷新方式同样存在“死时间”12.下列关于 Cache的说法中，正确的是( )。（分数：2.00）A.采用直接映
5、像时，Cache 无需考虑替换问题B.如果选用最优替换算法，则 Cache的命中率可以达到 100C.Cache本身的速度越快，则 Cache存储器的等效访问速度就越快D.Cache的容量与主存的容量差别越大越好13.“小端次序”的机器上，四字节数据 12345678H按字节地址由小到大依次存在为( )。（分数：2.00）A.12345678HB.56781234HC.34127856HD.78563412H14.为了提高访问主存中信息的速度，要求“信息按整数边界存储(对齐方式存储)”，其含义是( )。（分数：2.00）A.信息的字节长度必须是整数B.信息单元的存储地址是其字节长度的整数倍C.
6、信息单元的字节长度必须是整数D.信息单元的存储地址必须是整数15.某存储系统中，主存容量是 Cache容量的 1024倍，Cache 被分为 8个块，当主存地址和 Cache地址采用直接映像方式时，地址映射表的大小应为( )。(假设不考虑一致维护位。)（分数：2.00）A.61025bitsB.810bitsC.61024bitsD.811bits16.下面说法中正确的是( )。（分数：2.00）A.有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作B.有了稳定的地址与片选信号才可以读C.信号应有一定的持续时间，以保证读写操作得以正常完成D.以上说法都正确17.虚拟
7、存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是( )。（分数：2.00）A.快表与慢表都存储在主存中，但快表比慢表容量小B.快表采用了优化的搜索算法，因此查找速度快C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果D.快表采用高速存储器件组成，按照查找内容访问，因此比慢表查找速度快18.已知 Cache命中率 H=098，主存比 Cache慢 4倍，已知主存的存取周期为 200ns，Cache主存的效率是( )。（分数：2.00）A.092B.094C.096D.09819.已知 Cache命中率 H=098，主存比 Cache慢 4倍，已知主存的存取周期为 200ns，平
8、均访问时间是( )。（分数：2.00）A.125nsB.75nsC.55nsD.53ns20.CPU执行一段程序时，Cache 完成存取的次数为 3800次，主存完成存取的次数为 200次，已知 Cache存取周期为 50ns，主存为 250ns，那么 Cache主存系统的效率为( )。（分数：2.00）A.863B.872C.833D.85521.下列关于 Cache和虚拟存储器的叙述中，正确的是( )。（分数：2.00）A.当 Cache没有命中时，会引起处理器切换进程，以更新 Cache中的内容B.当虚拟存储器失效(如缺页)时，处理器将会切换进程，以更新主存中的内容C.Cache和虚拟存
9、储器由硬件和操作系统共同实现，对应用程序员均是透明的D.虚拟存储器的容量等于主存和辅存的容量之和22.影响高速缓存命中率的因素有( )。 每次与内存交换信息的单位量 Cache 的容量 Cache结构 不同映像方式 V主存的大小（分数：2.00）A.、B.、和C.、和D.只有23.设某按字节编址的计算机已配有 00000H07FFFH 的 ROM区，地址线为 20位，现再用 16K8位的 RAM芯片构成剩下的 RAM区 08000HFFFFFH，则需要这样的 RAM芯片( )片。（分数：2.00）A.61B.62C.63D.6424.下列关于相联存储器的说法中，错误的是( )。（分数：2.00
10、）A.相联存储器指的是按内容访问的存储器B.在实现技术相同的情况下，容量较小的相联存储器速度较快C.相联存储器结构简单，价格便宜D.在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降二、综合应用题(总题数：4，分数：24.00)25.综合应用题 41-47小题。（分数：6.00）_假设 CPU执行某段程序时，950 次从 Cache得到数据，50 次从主存得到数据，已知 Cache存取周期为50ns，主存存取周期为 200ns(设每次访问时，Cache 访问与主存访问并发进行，如 Cache命中则中断主存的访问)。求：（分数：6.00）(1).Cache的命中率。（分数：2.0
11、0）_(2).平均访问时间。（分数：2.00）_(3).Cache-主存系统的效率。（分数：2.00）_已知某 8位机的主存采用半导体存储器，地址码为 18位，若使用 4K4位 RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（分数：6.00）(1).若每个模块条为 32K8位，共需几个模块条?（分数：2.00）_(2).每个模块内共有多少片 RAM芯片?（分数：2.00）_(3).主存共需多少 RAM芯片?CPU 如何选择各模块条?（分数：2.00）_设某机中，CPU 的地址总线为 A 15 A 0 ，数据总线为 D 7 D 0 (A 0 、D 0 为最低位)。存储器地址空间
12、为 3000H67FFH。其中 3000H-4FFFH为 ROM区，选用 4K2的 ROM芯片；5000H67FFH 为 RAM区，选用 2K4的 SRAM芯片。请问：（分数：6.00）(1).组成该存储器需要多少片 ROM芯片和 SRAM芯片?（分数：2.00）_(2).ROM芯片、SRAM 芯片各需连接 CPU的哪几根地址线和数据线?（分数：2.00）_(3).应如何设置片选信号，分别写出各片选信号的逻辑表达式。（分数：2.00）_计算机专业基础综合（存储器系统的层次结构）-试卷 1答案解析(总分：72.00，做题时间：90 分钟)一、单项选择题(总题数：24，分数：48.00)1.单项选
13、择题 1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00）_解析：2.下列关于存储系统层次结构的说法中，不正确的是( )。（分数：2.00）A.存储层次结构中，离 CPU越近的存储器速度越快，价格越贵，容量越小B.Cache-主存层次设置的目的是为了提高主存的等效访问速度C.主存一辅存层次设置的目的是为了提高主存的等效存储容量D.存储系统层次结构对程序员都是透明的 解析：解析：此题考查的知识点：存储系统层次结构的基本概念。Cache-主存层次对所有程序员都是透明的。主存一辅存层次只对应用程序员透明，对系统程序员不透明。3.存储器的存取周期与存储器的存取时间
14、的关系是( )。（分数：2.00）A.存取周期大于存取时间 B.存取周期等于存取时间C.存取周期小于存取时间D.存取周期与存取时间关系不确定解析：解析：此题考查存储器存取周期与存取时间的概念及其关系。存取周期是存储器进行连续地读或写操作允许的最短时间间隔，存取时间是存储器进行一次读或写操作所需的平均时间。4.以下几种存储器中，存取速度最快的是( )。（分数：2.00）A.CacheB.寄存器 C.内存D.光盘解析：解析：存储层次结构中，离 CPU越近的存储器速度越快，价格越贵，容量越小。寄存器就是离 CPU最近的存储器。5.属于易失性存储器的是( )。（分数：2.00）A.E 2 PROMB.
15、Cache C.Flash MemoryD.CD-ROM解析：解析：易失性存储器包括 Cache。6.虚拟存储器理论上的最大容量取决于( )。（分数：2.00）A.辅存容量B.主存容量C.虚地址长度 D.实地址长度解析：解析：虚地址和实地址是虚拟存储器的两个基本概念，虚拟存储器的最大容量取决于虚地址长度，主存储器的最大容量取决于实地址长度。7.下列存储保护方案中，不是针对“地址越界”访存违例的是( )。（分数：2.00）A.界限保护B.键保护C.环保护D.设置访问权限位 解析：解析：设置访问权限位是针对“访问越权”访存违例的。8.下列关于 DRAM刷新的说法中，错误的是( )。（分数：2.00
16、）A.刷新是指对 DRAM中的存储电容重新充电B.刷新是通过对存储单元进行“读但不输出数据”的操作来实现C.由于 DRAM 内部设有专门的刷新电路，所以访存期间允许进行刷新 D.刷新期间不允许访存，这段时间称为“访存死区(也叫死时间)”解析：解析：DRAM 在访存期间不允许刷新。9.下列关于 ROM和 RAM的叙述中，正确的是( )。（分数：2.00）A.CD-ROM实质上是 ROMB.Flash是对 RAM的改进，可以实现随机存取C.RAM的读出方式是破坏性读出，因此读后需要再生D.只有 DRAM读后需要刷新 解析：解析：CD-ROM 是光盘存储器，是一种机械式的存储器，与 ROM有本质的区
17、别，选项 A错误。Flash存储器是 E 2 PROM的改进产品，虽然它也可以实现随机存取，但从原理上讲仍属于 ROM，而且 RAM是易失性存储器，选项 B错误。DRAM 的读出方式并不是破坏性的，读出后不需再生，选项 C错误。SRAM 采用双稳态触发器来记忆信息，因此不需要再生；而 DRAM采用电容存储电荷的原理来存储信息，只能维持很短的时间，因此需要再生，选项 D正确。10.下面是有关 DRAM和 SRAM存储器芯片的叙述：DRAM 芯片的集成度比 SRAM高DRAM 芯片的成本比 SRAM高DRAM 芯片的速度比 SRAM快DRAM 芯片工作时需要刷新，SRAM 芯片工作时不需要刷新通常
18、情况下，错误的是( )。（分数：2.00）A.和B.和 C.和D.和解析：解析：DRAM 的集成度高于 SRAM，SRAM 的速度高于 DRAM，可以推出 DRAM的成本低于 SRAM。SRAM 芯片工作时不需要刷新，DRAM 芯片工作时需要刷新。随机存储器 RAM可分为静态和动态两种。SRAM 由 6个MOS管组成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM 由 4个 MOS管或单个 MOS管组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM 是靠 MOS电路中的栅极电容来存储信息的，栅极电容上的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补
19、充一次电荷，这个过程称为刷新。11.下列关于 DRAM刷新的说法中，错误的是( )。（分数：2.00）A.刷新操作按行进行，一次刷新一行中的全部存储单元B.刷新所需的行地址由 DRAM内部的刷新计数器(行地址生成器)给出C.集中刷新的“死时间”要大于异步刷新的“死时间”D.分散刷新方式同样存在“死时间” 解析：解析：分散刷新方式不存在死时间。12.下列关于 Cache的说法中，正确的是( )。（分数：2.00）A.采用直接映像时，Cache 无需考虑替换问题 B.如果选用最优替换算法，则 Cache的命中率可以达到 100C.Cache本身的速度越快，则 Cache存储器的等效访问速度就越快D
20、.Cache的容量与主存的容量差别越大越好解析：解析：由于主存块是在不命中时被装入 Cache，所以 Cache命中率不可以达到 100。命中率比Cache本身速度对 Cache的等效访问速度影响更大。13.“小端次序”的机器上，四字节数据 12345678H按字节地址由小到大依次存在为( )。（分数：2.00）A.12345678HB.56781234HC.34127856HD.78563412H 解析：解析：此题考查小端次序的基本概念。14.为了提高访问主存中信息的速度，要求“信息按整数边界存储(对齐方式存储)”，其含义是( )。（分数：2.00）A.信息的字节长度必须是整数B.信息单元的
21、存储地址是其字节长度的整数倍 C.信息单元的字节长度必须是整数D.信息单元的存储地址必须是整数解析：解析：此题考查“信息按整数边界存储”的概念。15.某存储系统中，主存容量是 Cache容量的 1024倍，Cache 被分为 8个块，当主存地址和 Cache地址采用直接映像方式时，地址映射表的大小应为( )。(假设不考虑一致维护位。)（分数：2.00）A.61025bitsB.810bitsC.61024bitsD.811bits 解析：解析：由于 Cache被分为 8个块，那么 Cache有 8行，采用直接映像，一行相当于一组。故该标记阵列每行存储 1个标记项，其中主存标记项为 10bits
22、(2 10 =1024，是 Cache容量的 1024倍，那么就是地址长度比 Cache长 10位)，加上 1位有效位，即为 811bits。16.下面说法中正确的是( )。（分数：2.00）A.有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作B.有了稳定的地址与片选信号才可以读C.信号应有一定的持续时间，以保证读写操作得以正常完成D.以上说法都正确 解析：解析：存储器读写操作时，地址信号、片选信号、读写命令、读出的数据或写入的数据，它们之间在时序配合上要满足以下这些条件：有了稳定的地址与片选信号才可以读；有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，
23、以便保证无误的写操作。此外，这些信号应有一定的持续时间，以保证读写操作得以正常完成。17.虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是( )。（分数：2.00）A.快表与慢表都存储在主存中，但快表比慢表容量小B.快表采用了优化的搜索算法，因此查找速度快C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果D.快表采用高速存储器件组成，按照查找内容访问，因此比慢表查找速度快 解析：解析：快表采用的是相联存储器，而不是依赖搜索算法来查找的，而慢表通常是依赖于查找算法，故选项 A和 B错误。快表的命中率有可能高于慢表，但快表仅是慢表的一个部分拷贝，不能得到比慢表更多的结果，因此
24、选项 C错误。18.已知 Cache命中率 H=098，主存比 Cache慢 4倍，已知主存的存取周期为 200ns，Cache主存的效率是( )。（分数：2.00）A.092B.094 C.096D.098解析：解析：R=T m T c =4；T c =T m 4=50 ns；E=1R+(1-R)H=14+(14)098=094。19.已知 Cache命中率 H=098，主存比 Cache慢 4倍，已知主存的存取周期为 200ns，平均访问时间是( )。（分数：2.00）A.125nsB.75nsC.55nsD.53ns 解析：解析：R=T m T c =4；T c =T m 4=50ns；
25、T a =T c E=T c 4-3098=50106=53ns。20.CPU执行一段程序时，Cache 完成存取的次数为 3800次，主存完成存取的次数为 200次，已知 Cache存取周期为 50ns，主存为 250ns，那么 Cache主存系统的效率为( )。（分数：2.00）A.863B.872C.833 D.855解析：解析：命中率 H=N(N c +N m )=3800(3800+200)=095；主存慢于 Cache的倍率：r=t m t c =250ns50ns=5；访问效率：e=1r+(1-r)H=l5+(1-5)095=833。21.下列关于 Cache和虚拟存储器的叙述中
26、，正确的是( )。（分数：2.00）A.当 Cache没有命中时，会引起处理器切换进程，以更新 Cache中的内容B.当虚拟存储器失效(如缺页)时，处理器将会切换进程，以更新主存中的内容 C.Cache和虚拟存储器由硬件和操作系统共同实现，对应用程序员均是透明的D.虚拟存储器的容量等于主存和辅存的容量之和解析：解析：Cache 失效与虚拟存储器失效的处理方法不同，Cache 完全由硬件实现，不涉及软件端，而虚拟存储器由硬件和 OS共同完成，缺页时才会发出缺页中断，故选项 A错误，选项 B正确，选项 C错误。在虚拟存储器中，主存的内容只是辅存的一部分内容，故选项 D错误。22.影响高速缓存命中率
27、的因素有( )。 每次与内存交换信息的单位量 Cache 的容量 Cache结构 不同映像方式 V主存的大小（分数：2.00）A.、 B.、和C.、和D.只有解析：解析：影响 Cache命中率的因素有以下几点： (1)Cache 的容量：更大的 Cache容量，对提高命中率是有好处的，而容量达到一定大小之后，再增加其容量对命中率的提高并不明显。 (2)Cache line size(每次与内存交换信息的单位量)：Cache 在命中的情况下，可以在 O等待状态快速向 CPU提供指令和数据，而一旦不命中，CPU 就必须到主存去取信息，会增加几个等待状态。所以为减少访问内存的次数，可通过每次到内存取
28、信息时不是以一个字为单位，而是以几个字在主存与 Cache之间实现信息传送。Cache line size太大，会减慢本次完成传送的进度，还可能出现 Cache中太多信息而不被 CPU使用，造成费时费资源。 (3)多级的 Cache结构：在已有 Cache存储器系统之外再增加一个容量更大的 Cache，此时第一级 Cache中保存的信息第二级 Cache中也保存，CPU 访问第一级 Cache出现缺失时就去访问第二级Cache。若两个 Cache命中率为 90，两个合起来的命中率为 99，所以不可再增加第三级 Cache。 (4)不同映像方式：全相联映像方式很难实用，直接映像方式命中率略低，多
29、路组相联映像方式性能价格比更好。23.设某按字节编址的计算机已配有 00000H07FFFH 的 ROM区，地址线为 20位，现再用 16K8位的 RAM芯片构成剩下的 RAM区 08000HFFFFFH，则需要这样的 RAM芯片( )片。（分数：2.00）A.61B.62 C.63D.64解析：解析：RAM 区的地址范围为 0000 1000 0000 0000 00001111 1111 1111 1111 1111，由此可知RAM区的大小为 3132 KB，(3132KB)16KB=62。24.下列关于相联存储器的说法中，错误的是( )。（分数：2.00）A.相联存储器指的是按内容访问的
30、存储器B.在实现技术相同的情况下，容量较小的相联存储器速度较快C.相联存储器结构简单，价格便宜 D.在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降解析：解析：相联存储器的基本概念。二、综合应用题(总题数：4，分数：24.00)25.综合应用题 41-47小题。（分数：6.00）_解析：假设 CPU执行某段程序时，950 次从 Cache得到数据，50 次从主存得到数据，已知 Cache存取周期为50ns，主存存取周期为 200ns(设每次访问时，Cache 访问与主存访问并发进行，如 Cache命中则中断主存的访问)。求：（分数：6.00）(1).Cache的命中率。（分数
31、：2.00）_正确答案：(正确答案：Cache 未命中情况下才需要从主存取数据，故 Cache 的命中率=Cache 命中次数(Cache命中次数+Cache 未命中次数) =950(950+50) =095)解析：(2).平均访问时间。（分数：2.00）_正确答案：(正确答案：平均访问时间=(95050ns+50200ns)1000=575ns)解析：(3).Cache-主存系统的效率。（分数：2.00）_正确答案：(正确答案：Cache-主存系统的效率=Cache 存取周期平均访问时间 =50575100 =870)解析：已知某 8位机的主存采用半导体存储器，地址码为 18位，若使用 4K
32、4位 RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（分数：6.00）(1).若每个模块条为 32K8位，共需几个模块条?（分数：2.00）_正确答案：(正确答案：由于主存地址码给定 18位，所以最大存储空间为 2 18 =256 KB，主存的最大容量为 256KB。现每个模块条的存储容量为 32KB，所以主存共需 256KB32KB=8块板。)解析：(2).每个模块内共有多少片 RAM芯片?（分数：2.00）_正确答案：(正确答案：每个模块条的存储容量为 32KB，现使用 4K4位的 RAM芯片拼成 4K8位(共 8组)，用地址码的低 12位(A 0 A 11 )直接接到芯
33、片地址输入端，然后用地址的高 3位(A 14 A 12 )通过 3线-8 线译码器输出，分别接到 8组芯片的选片端。共有 82=16个 RAM。)解析：(3).主存共需多少 RAM芯片?CPU 如何选择各模块条?（分数：2.00）_正确答案：(正确答案：据前面所得，共需 8个模块条，每个模块条上有 16片芯片，故主存共需816=128片 RAM芯片。)解析：设某机中，CPU 的地址总线为 A 15 A 0 ，数据总线为 D 7 D 0 (A 0 、D 0 为最低位)。存储器地址空间为 3000H67FFH。其中 3000H-4FFFH为 ROM区，选用 4K2的 ROM芯片；5000H67FF
34、H 为 RAM区，选用 2K4的 SRAM芯片。请问：（分数：6.00）(1).组成该存储器需要多少片 ROM芯片和 SRAM芯片?（分数：2.00）_正确答案：(正确答案：已知数据总线为 8位，ROM 区为 3000H4FFFFH，故 ROM的容量为 8K8b；ROM 芯片数=(8K8 b)(4K2b)=8 片(分为 2组，每组 4片)。RAM 区为 5000H67FFH，故 RAM的容量为6K8b；SRAM 芯片数=(6K8b)(2K4b)=6 片(分为 3组，每组 2片)。)解析：(2).ROM芯片、SRAM 芯片各需连接 CPU的哪几根地址线和数据线?（分数：2.00）_正确答案：(正
35、确答案：ROM 芯片的容量为 4K2，具有 12根地址线、2 根数据线，因此：ROM 芯片的地址线连接 CPu地址线的低 12位 A 11 A 0 ，每组 ROM内的 4片芯片分别连接 CPU数据线的 D 7 D 6 、D 5 D 4 、D 3 D 2 、D 1 D 0 。SRAM 芯片的容量为 2K4，具有 11根地址线、4 根数据线，因此 SRAM芯片的地址线连接 CPU地址线的低 ll位 A 10 A 0 ，每组 SRAM内的 2片芯片分别连接 CPU数据线的 D 7 D 6 D 5 D 4 、D 3 D 2 D 1 D 0 。)解析：(3).应如何设置片选信号，分别写出各片选信号的逻辑表达式。（分数：2.00）_正确答案：(正确答案：ROM 区有 2个片选信号，RAM 区有 3个片选信号，共需 5个片选信号，根据地址分配的要求，各片选信号的逻辑表达式如下： CS 0 =A 15 A 14 A 13 A 12 CS 1 =A 15 A 14 A 13 A 12 CS 2 =A 15 A 14 A 13 A 12 A 11 CS 3 =A 15 A 14 A 13 A 12 A 11 CS 4 =A 15 A 14 A 13 A 12 A 11)解析：
